特許
J-GLOBAL ID：200903092581379460
ビットラインの酸化を防止するための半導体メモリー装置の製造方法及び半導体メモリー装置
発明者：
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出願人/特許権者：
代理人 (1件)：
八田 幹雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-076143
公開番号（公開出願番号）：特開平11-017150
出願日： 1998年03月24日
公開日（公表日）： 1999年01月22日
要約：
【要約】【課題】 ミスアラインによりビットラインが酸化されることを防止できる半導体メモリー装置の製造方法及び半導体メモリー装置を提供する。【解決手段】 半導体基板200の活性領域にゲート、ソース及びドレーンを具備するトランジスターを形成する。ソースと接続されたパッド42を形成し、この結果物上に第1絶縁膜44を形成する。第1絶縁膜44上に、ドレーンと接続されたビットライン46+48を形成し、この結果物上に酸化防止膜50を形成する。酸化防止膜50上に第2絶縁膜52を形成し、パッドを露出させるコンタクトホール58を形成する。コンタクトホール58の内側壁にスペーサ60を形成し、コンタクトホール58を通じパッドと接続されたストレージ電極62を形成する。そして、ストレージ電極62が形成された結果物上に誘電体膜64及びプレート電極66を順に形成する。これにより、ビットラインが酸化されることを防止できる。
請求項（抜粋）：
半導体基板の活性領域にゲート、ソース及びドレーンを具備するトランジスターを形成する段階と、トランジスターが形成された前記半導体基板上に、前記ソースと接続されたパッドを形成する段階と、前記パッドが形成された前記半導体基板の全面に第1絶縁膜を形成する段階と、前記第1絶縁膜上に、前記ドレーンと接続されたビットラインを形成する段階と、前記ビットラインが形成された前記第1絶縁膜の全面に、前記ビットラインの酸化を防止するための酸化防止膜を形成する段階と、前記酸化防止膜上に第2絶縁膜を形成する段階と、前記パッドを露出させるコンタクトホールを形成する段階と、前記コンタクトホールの内側壁にスペーサを形成する段階と、前記コンタクトホールを通じ前記パッドと接続されたストレージ電極を形成する段階と、前記ストレージ電極上を含む前記第2絶縁膜上に誘電体膜及びプレート電極を順に形成する段階と、を具備することを特徴とする半導体メモリー装置の製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/768
H01L 27/10 681 B
, H01L 21/90 A
, H01L 27/10 621 B
