特許

J-GLOBAL ID：200903092615269864

画像データ記憶装置及びその制御方法

発明者： 森谷 正明
出願人/特許権者： キヤノン株式会社
代理人 (1件)： 西山 恵三 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-194473
公開番号（公開出願番号）：特開2002-014867
出願日： 2000年06月28日
公開日（公表日）： 2002年01月18日
要約：

【要約】【課題】 回路の実装面積の増大及びコストアップを伴わずに複数の画像データのアクセスの同時平行処理を可能とした画像データ記憶装置及びその制御方法を提供する。【解決手段】 画像データを書き込む際は1回の書き込み指示で複数ラインのパラレル画像データをシンクロナスDRAMの複数のアドレスに書き込むように制御し、画像データを読み出す際は1回の読み出し指示で前記シンクロナスDRAMの複数のアドレスから複数ラインのパラレル画像データを読み出すように制御し、さらに、シリアル/パラレル変換部208とシンクロナスDRAMユニット間及びシンクロナスDRAMユニットとパラレル/シリアル変換部209間のパラレル画像データの転送を共通のバスラインDQを介して行うことにより、バスラインを共有して複数データの同時アクセスが可能になる。

請求項（抜粋）：

1回の指示で複数のアドレスにおける複数の画像データの書き込みまたは読み出しを行えるシンクロナスDRAMと、複数の画像入力ラインから入力される複数ラインのシリアル画像データをライン毎にそれぞれパラレル画像データに変換し、前記パラレル画像データをバスラインに送出する入力手段と、前記シンクロナスDRAMからバスラインに送出されたライン毎のパラレル画像データをラッチし、ライン毎にそれぞれシリアル画像データに変換し画像出力ラインへ出力する出力手段と、1回の書き込み指示で複数ラインのパラレル画像データを前記シンクロナスDRAMの複数のアドレスに書き込み、1回の読み出し指示で前記シンクロナスDRAMの複数のアドレスから複数ラインのパラレル画像データを読み出すように制御する制御手段とを有し、前記制御手段は、前記入力手段と前記シンクロナスDRAM間及び前記シンクロナスDRAMと前記出力手段間のパラレル画像データの転送を共通のバスラインを介して行うように制御することを特徴とする画像データ記憶装置。

IPC (6件)：

G06F 12/04 510 ,  G06F 3/12 ,  G06F 12/00 580 ,  G06T 1/60 450 ,  G09G 5/00 ,  H04N 1/21

FI (6件)：

G06F 12/04 510 E ,  G06F 3/12 B ,  G06F 12/00 580 ,  G06T 1/60 450 F ,  H04N 1/21 ,  G09G 5/00 555 T

Fターム (30件)：

5B021AA01 ,  5B021BB00 ,  5B021DD03 ,  5B047AA01 ,  5B047AB04 ,  5B047EA01 ,  5B047EB05 ,  5B047EB15 ,  5B047EB17 ,  5B060AB06 ,  5B060AB07 ,  5B060AB08 ,  5B060AB19 ,  5B060CA17 ,  5B060GA09 ,  5B060MB09 ,  5C073AA03 ,  5C073BB01 ,  5C073BB07 ,  5C073CC01 ,  5C082AA18 ,  5C082AA32 ,  5C082BB22 ,  5C082BB26 ,  5C082CB03 ,  5C082DA67 ,  5C082DA86 ,  5C082EA08 ,  5C082MM02 ,  5C082MM07