特許
J-GLOBAL ID：200903092630397291
多値データのデコード回路
発明者：
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-082548
公開番号（公開出願番号）：特開平7-272487
出願日： 1994年03月29日
公開日（公表日）： 1995年10月20日
要約：
【要約】 (修正有)【目的】 回路を大掛かりにすることなく、2N 値が記憶されているメモリセルの記憶状態を元のNビットデータに戻すことができるようにする。【構成】 Nビットデータの各ビットに対応できるように解読手段3の第1段〜第N段に1つ以上の判別手段をそれぞれ設け、第2段〜第N段に選択手段52 〜5N を1つずつ設け、検出手段2により検出されたメモリセル1の記憶状態が、メモリセル1がとり得る値の上位と下位との何れの部分集合に属するかを第1段の判別手段4(11)で判別し、その判別の結果で選択された第2段における判別手段4(21),4(22)の何れかによって、上位と下位との何れの部分集合に属するかを第1段から第N段まで順次判別して、各段で選択された判別結果を各段のビット出力端子B1 〜BN に出力することにより、多数の素子を用いることなく、メモリセル1の記憶状態を元のNビットデータにデコードできるようにする。
請求項（抜粋）：
2N 値データが記憶されているメモリセルの記憶状態を検出して解読するためのデコード回路において、上記メモリセルの記憶状態が所定の基準レベルより上位あるいは下位の何れの部分集合に属しているかを判定してその判定結果を上記2N 値データの各ビットに対応して設けられているビット出力端子に出力するレベル判定回路が、上記2N 値データの各ビットに対応するように第1段から第N段まで複数個設けられていて、上記各段のレベル判定回路には、上記メモリセルの記憶状態が予め設定されている基準レベルより上位あるいは下位の何れに属しているかを判別するための判別手段が、第n(1≦n≦N)段に対して2N-n 個ずつの割合で設けられているとともに、上記2N-n 個の各判別手段による判別結果の中から何れか1つの判別結果を、そのレベル判定回路の前段のレベル判定回路の判別結果に基づいて選択し、上記選択した判別結果をそのレベル判定回路に対応して設けられているビット出力端子に出力するとともに、次段に設けられているレベル判定回路に出力する選択手段が第2段から第N段まで1つずつ設けられていて、上記各レベル判定回路においてそれぞれ選択された判別結果に応じて、上記第1段から第N段までの各ビット出力端子から高レベル、あるいは低レベルの何れかのデータが出力されるようになされていることを特徴とする多値データのデコード回路。
IPC (3件)：
G11C 11/413
, G11C 11/408
, H03M 7/00
G11C 11/34 302 B
, G11C 11/34 354 B
