仕様検証方式

発明者： ,
出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-030061
公開番号（公開出願番号）：特開平10-228387
出願日： 1997年02月14日
公開日（公表日）： 1998年08月25日
要約：

【要約】【課題】部品化されたプログラムが合成されて、並列処理に用いられてもデッドロックをおこさないかどうかの判定に要する計算量を削減する。【解決手段】Step1-1ではデットロックの解析対象のプロセスの式を入力しStep1-2でプロセスの式を構文解析し共有事象に事象をグループ化しながら核プロセスになるまで分解し、プロセスの構造図を作成する。Step1-3,4でプロセス構造図からボトムアップに合成プロセスの状態遷移図を作成し、Step1-5で生成した合成プロセスの状態遷移図をもとにデッドロックの判定を行う。

請求項（抜粋）：

複数システムが並行動作する場合に発生しうる、システムが相互に信号待ちの状態になって動作しなくなるデッドロック現象の発生の可能性の有無を検証する仕様検証システムにおいて、上記複数システムが動作するプロセスで発生する事象を上記複数システムが共有する共通処理・動作である共有事象に基づいて、システムの動作系列で直前に発生する共有事象にまとめてグループ化し、グループ化された事象をそのグループを代表する共有事象によって名付けられた一つの事象とみなしてデッドロックの有無の判定を行うことを特徴とする仕様検証方式。

IPC (3件)：

G06F 9/46 340 , G06F 11/30 305 , G06F 15/16 470

FI (3件)：

G06F 9/46 340 G , G06F 11/30 305 G , G06F 15/16 470 A

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