特許
J-GLOBAL ID：200903092709833330
半導体集積回路装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平5-285515
公開番号（公開出願番号）：特開平7-122074
出願日： 1993年10月21日
公開日（公表日）： 1995年05月12日
要約：
【要約】【目的】 メモリ回路の外部から供給されるクロックパルスと同期動作するものにおいても低消費電力化が可能なスタティック型RAMを備えた半導体集積回路装置を提供する。【構成】 複数のワード線と複数からなる相補ビット線との交点に設けられた複数からなるスタティック型メモリセルから構成されたメモリアレイに設けられるプリチャージ回路として、上記の複数からなる相補ビット線のうち、選択ビット又は選択ビット線を含む複数の相補ビット線に設けられたプリチャージMOSFETをオフ状態又は同じメモリアレイに設けられる他の非選択ビット線よりインピーダンスを高くし、上記メモリアレイに設けられる上記以外の非選択の相補ビット線をプリチャージ状態のままとする。【効果】 選択される相補ビット線を含むより少ない数のプリャチージMOSFETのゲート電圧しか変化しないから、プリチャージ回路での電流消費を大幅に低減させることができる。
請求項（抜粋）：
複数のワード線と複数からなる相補ビット線との交点に設けられた複数からなるスタティック型メモリセルから構成されたメモリアレイと、かかるメモリアレイに設けられる複数からなる相補ビット線のうち、選択ビット又は選択ビット線を含む複数の相補ビット線に設けられたプリチャージMOSFETをオフ状態又は同じメモリアレイに設けられる他の非選択ビット線よりインピーダンスを高くし、上記メモリアレイに設けられる上記以外の非選択の相補ビット線をプリチャージ状態のままにするプリチャージ回路を持つメモリ回路を備えてなることを特徴とする半導体集積回路装置。
IPC (2件)：
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