特許
J-GLOBAL ID：200903092719502609
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-272754
公開番号（公開出願番号）：特開平5-109757
出願日： 1991年10月21日
公開日（公表日）： 1993年04月30日
要約：
【要約】【構成】LDD構造とシリサイドを有する半導体装置の製造方法において、ゲート電極4をマスクとして自己整合的にソース・ドレイン領域の低濃度領域5を形成する工程と、ゲート電極4の側壁にサイドウォールスペーサ6を形成する工程と、ゲート電極4とサイドウォールスペーサ6をマスクとして自己整合的にソース・ドレイン領域の高濃度領域7を形成する工程と、サイドウォールスペーサ6の表面から一定量を除去する工程と、ゲート電極4及びソース・ドレイン領域の高濃度領域7上に選択的にシリサイド9を形成する工程を具備する。【効果】サイドウォールスペーサ上にシリサイドが形成されるのを防ぐことで、ゲート電極上のシリサイドとソース,ドレイン上のシリサイドの短絡を防ぎ、更に、低抵抗なシリサイドが安定的に形成され、且つ、ジャンクションリークがなくパンチスルー耐圧の低下のないMOSFETをつくることができる。
請求項（抜粋）：
LDD構造のソース・ドレイン領域を有し、かつ、該ソース・ドレイン領域およびゲート電極上に高融点金属とシリコンの化合物であるシリサイドを有するMOSFETを具備する半導体装置の製造方法において、該ゲート電極をマスクとして、イオン打ち込み法により、自己整合的にソース・ドレイン領域の低濃度領域を形成する工程と、該ゲート電極の側壁にサイドウォールスペーサを形成する工程と、該ゲート電極と該サイドウォールスペーサをマスクとして、イオン打ち込み法により、自己整合的にソース・ドレイン領域の高濃度領域を形成する工程と、該サイドウォールスペーサの表面から一定量を除去する工程と、該ゲート電極及び該ソース・ドレイン領域上に選択的にシリサイドを形成する工程を具備することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/336
, H01L 29/784
