特許
J-GLOBAL ID：200903092808157435
電気的に書込および消去可能な半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-032027
公開番号（公開出願番号）：特開平5-067791
出願日： 1992年02月19日
公開日（公表日）： 1993年03月19日
要約：
【要約】【目的】 フラッシュタイプの電気的に書込および消去可能な半導体記憶装置(EEPROM)において、書込効率を上昇させ、品質管理上の信頼性を向上させるともに、メモリトランジスタの微細化を図る。【構成】 p型シリコン基板1にトレンチ11が形成される。トレンチの底壁11aの上に第2のゲート酸化膜4が形成される。トレンチの側壁11bの上に第1のゲート酸化膜9が形成される。第2のゲート酸化膜4の膜厚は第1のゲート酸化膜9の膜厚よりも小さい。フローティングゲート電極5が第2のゲート酸化膜4と第1のゲート酸化膜9の上に形成される。フローティングゲート電極5の両端部近傍にそれぞれ、n+ ドレイン拡散領域2とn+ ソース拡散領域3とが形成される。コントロールゲート電極7はフローティングゲート電極5の上に層間絶縁膜6を介在して形成される。
請求項（抜粋）：
主表面を有し、かつ側壁と底壁とから形成されたトレンチを有する第1導電型の半導体基板と、前記トレンチの側壁の上に第1の膜厚を有する第1の絶縁膜を介在して形成された上部分と、前記トレンチの底壁の上に前記第1の膜厚より小さい第2の膜厚を有する第2の絶縁膜を介在して形成された下部分とを含む第1のゲート電極と、前記トレンチの側壁に隣接する前記半導体基板の主表面であって、前記第1のゲート電極の上部分の近傍に形成された第2導電型の第1の不純物領域と、前記トレンチの底壁であって、前記第1のゲート電極の下部分の近傍に形成された第2導電型の第2の不純物領域と、前記第1のゲート電極の上に第3の絶縁膜を介在して形成された第2のゲート電極とを備えた、電気的に書込および消去可能な半導体記憶装置。
IPC (2件)：
H01L 29/788
, H01L 29/792
