特許
J-GLOBAL ID:200903092819954647
半導体装置
発明者:
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出願人/特許権者:
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代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願平11-011019
公開番号(公開出願番号):特開2000-208739
出願日: 1999年01月19日
公開日(公表日): 2000年07月28日
要約:
【要約】【課題】 メモリ回路を有する半導体装置において、ビット線対間の干渉ノイズを低減する。【解決手段】 メモリ領域Mの周辺に配置された周辺回路領域Pにおいて、ビット線対BLを構成する各々のビット線BLT 、BLB をその間に他のパターンを介在させずに配置し、かつ、互いに隣接するビット線対BLの間に他のパターンを配置するようにした。
請求項(抜粋):
メモリ領域の周辺に配置された周辺回路領域において、ビット線対を構成する各々のビット線をその間に他のパターンが介在されないように隣接させて配置し、かつ、互いに隣接するビット線対の間に他のパターンを配置したことを特徴とする半導体装置。
IPC (3件):
H01L 27/108
, H01L 21/8242
, H01L 21/3205
FI (3件):
H01L 27/10 681 B
, H01L 21/88 Z
, H01L 27/10 681 F
Fターム (36件):
5F033JJ01
, 5F033JJ04
, 5F033JJ19
, 5F033JJ28
, 5F033KK01
, 5F033KK04
, 5F033KK28
, 5F033KK33
, 5F033KK34
, 5F033MM02
, 5F033MM12
, 5F033NN03
, 5F033NN06
, 5F033NN40
, 5F033QQ48
, 5F033RR06
, 5F033SS11
, 5F083AD00
, 5F083GA02
, 5F083GA12
, 5F083JA04
, 5F083JA05
, 5F083JA35
, 5F083JA40
, 5F083JA53
, 5F083LA03
, 5F083LA09
, 5F083LA10
, 5F083LA12
, 5F083MA03
, 5F083MA06
, 5F083MA19
, 5F083MA20
, 5F083PR01
, 5F083PR15
, 5F083PR29
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