特許
J-GLOBAL ID：200903092820496202
薄膜半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
谷 義一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-043673
公開番号（公開出願番号）：特開平6-260646
出願日： 1993年03月04日
公開日（公表日）： 1994年09月16日
要約：
【要約】【目的】 オフリーク電流が小さく、ゲート線抵抗が低く、しかもゲート線抵抗が低く、オフセット構造を容易に実現することのできる薄膜半導体装置を提供する。【構成】 ゲート酸化膜24上に形成された多結晶シリコン膜25とこの多結晶シリコン膜25上に形成されたシリサイド膜26とにより2層構造を形成し、この2層構造のパターン寸法がソース領域210とドレイン領域211との間のチャネル長よりも短く、2層構造をなす膜が多結晶シリコン膜27によって覆われている。
請求項（抜粋）：
ソース領域、ドレイン領域およびゲート絶縁膜を有する薄膜半導体装置において、前記ゲート絶縁膜上に形成されたゲート電極とを有し、該ゲート電極は前記ゲート絶縁膜上に形成され、不純物が添加された第1の多結晶シリコン膜と該第1の多結晶シリコン膜上に形成されたシリサイド膜との2層膜と、前記2層膜上に形成され、不純物が添加された第2の多結晶シリコン膜とを有し、前記2層膜の幅は、前記ソース領域と前記ドレイン領域との間のチャネル長よりも短く、前記2層膜は前記第2の多結晶シリコン膜により覆われていることを特徴とする薄膜半導体装置。
IPC (3件)：
H01L 29/784
, G02F 1/136 500
, H01L 29/46
