特許
J-GLOBAL ID：200903092840459702
サーマルヘツド駆動回路装置および印字装置
発明者：
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出願人/特許権者：
代理人 (1件)：
中村 茂信
公報種別：公開公報
出願番号（国際出願番号）：特願平3-162902
公開番号（公開出願番号）：特開平5-008429
出願日： 1991年07月03日
公開日（公表日）： 1993年01月19日
要約：
【要約】【目的】制御回路で印字データを2分する必要のない、厚膜センタータイプのサーマルヘッドを提供すること。【構成】サーマルヘッド側に、発熱抵抗体R1 〜RN と同数のビットセルD1、...、DNを持つシフトレジスタ7と、同数の記憶セルLA1 〜LAN を持つラッチ回路8を設け、さらに、ラッチ回路8の出力側にゲート回路6を設ける。また電源ラインにはゲート回路6と同期して動作する電源切替回路12を設ける。電源切替回路12が電源ラインC1 に電圧を供給するタイミングで、ゲート回路6は、先ず電源ラインC1 に対するn個のデータを出力する。このn個のデータについての印字が終われば、次に、電源ラインC2 に電圧が供給されるタイミングで、電源ラインC2 に対するn個のデータを出力する。
請求項（抜粋）：
複数個の発熱抵抗体がライン状に配列されてなる発熱抵抗体列と、この発熱抵抗体列の各発熱抵抗体のライン方向の両端よりライン方向と直交する方向に1つおきに両側に導出されるリード電極と、前記一方側のリード電極に、それぞれ1つおきに共通的に接続される一対の電源ラインと、複数のビットセルからなり、印字すべきデータを記憶するデータ記憶回路と、前記他方のリード電極に対応して設けられ、前記データ記憶回路の各ビットセル出力を受けて前記発熱抵抗体を駆動するドライブ素子と、を備えるサーマルヘッド駆動回路装置において、前記データ記憶回路のビットセル数を前記発熱抵抗体数と同数に設定するとともに、前記データ記憶回路のデータを、前記一対の電源ラインのいずれに対する印字データかによって選択して出力するゲート回路と、外部より単一の電源電圧を受け前記ゲート回路の動作と同期して上記一対の電源ラインへの電圧供給を切り換える電源切替回路とを備えたことを特徴とするサーマルヘッド駆動回路装置。
IPC (2件)：
FI (2件)：
B41J 3/20 114 B
, B41J 3/20 113 B
