特許

J-GLOBAL ID：200903092854879003

半導体素子の製造方法及びそれを使用して製造される半導体素子

発明者： 辛 和 淑
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 特許業務法人共生国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2007-009234
公開番号（公開出願番号）：特開2007-194635
出願日： 2007年01月18日
公開日（公表日）： 2007年08月02日
要約：

【課題】工程数を急激に増加させずに、相異なる電気的条件を満足させるキャパシタを同じ層に形成できる半導体素子の製造方法及びそれにより製造される半導体素子を提供する。【解決手段】ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域を備える基板を提供する段階と、前記ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域上に下部電極膜を形成する段階と、前記下部電極膜上に第1誘電膜を形成する段階と、前記ストレージキャパシタ領域の第1誘電膜を選択的に除去して、ストレージキャパシタ領域の下部電極膜を露出させる段階と、前記露出したストレージキャパシタ領域の下部電極膜及び前記第1誘電膜上に第2誘電膜を形成する段階と、前記第2誘電膜上に上部電極膜を形成する段階とを有する。【選択図】 図3

請求項（抜粋）：

ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域を備える基板を提供する段階と、 前記ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域上に下部電極膜を形成する段階と、 前記下部電極膜上に第1誘電膜を形成する段階と、 前記ストレージキャパシタ領域の第1誘電膜を選択的に除去して、ストレージキャパシタ領域の下部電極膜を露出させる段階と、 前記露出したストレージキャパシタ領域の下部電極膜及び前記第1誘電膜上に第2誘電膜を形成する段階と、 前記第2誘電膜上に上部電極膜を形成する段階とを有することを特徴とする半導体素子の製造方法。

IPC (7件)：

H01L 21/822 ,  H01L 27/04 ,  H01L 21/824 ,  H01L 27/108 ,  H01L 21/823 ,  H01L 27/06 ,  H01L 27/088

FI (4件)：

H01L27/04 C ,  H01L27/10 651 ,  H01L27/06 102A ,  H01L27/08 102C

Fターム (34件)：

5F038AC05 ,  5F038AC15 ,  5F038AC16 ,  5F038CD02 ,  5F038CD14 ,  5F038DF05 ,  5F038EZ13 ,  5F038EZ15 ,  5F038EZ20 ,  5F048AA05 ,  5F048AA09 ,  5F048AB01 ,  5F048AC01 ,  5F048AC10 ,  5F048BA01 ,  5F048BB06 ,  5F048BB16 ,  5F048BF03 ,  5F048BF04 ,  5F048BF11 ,  5F048BG12 ,  5F048BG13 ,  5F048DA25 ,  5F083AD00 ,  5F083GA27 ,  5F083JA02 ,  5F083JA03 ,  5F083JA06 ,  5F083JA19 ,  5F083PR21 ,  5F083PR47 ,  5F083PR48 ,  5F083PR52 ,  5F083PR53