特許
J-GLOBAL ID：200903092859350841
LSIテスタ用タイミング発生回路
発明者：
出願人/特許権者：
代理人 (1件)：
曾我 道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-251323
公開番号（公開出願番号）：特開平5-087886
出願日： 1991年09月30日
公開日（公表日）： 1993年04月06日
要約：
【要約】【構成】 コントローラ1Aから入力される基本タイミングデータRTD及びオフセットタイミングデータOFTDを加算する加算回路12と、加算回路12から入力される加算データTTDを基準クロック信号2aの周期τで除算して商及び余りを算出する除算回路14と、基準クロック信号2aを商の数だけカウントしたときに分周信号6aを出力するカウンタ回路6と、分周信号6aを余りに対応するディレイ量だけディレイさせるディレイ回路7とを備えたことを特徴としている。【効果】 コントローラ1Aが加算データTTD、カウントデータCD及びディレイデータDDを計算する必要がなく、処理時間が短くなるLSIテスタ用タイミング発生回路が得られる効果がある。
請求項（抜粋）：
コントローラから入力される基本タイミングデータ及びオフセットタイミングデータを加算する加算回路と、前記加算回路から入力される加算データを基準クロック信号の周期で除算して商及び余りを算出する除算回路と、前記基準クロック信号を前記商の数だけカウントしたときに分周信号を出力するカウンタ回路と、前記分周信号を前記余りに対応するディレイ量だけディレイさせるディレイ回路とを備えたLSIテスタ用タイミング発生回路。
IPC (3件)：
G01R 31/28
, G06F 1/04 301
, G06F 11/22 310
