特許

J-GLOBAL ID：200903092921967524

集積回路レイアウト装置

発明者： 黒瀬 史隆 ,  福水 利之
出願人/特許権者： 三菱電機株式会社 ,  三菱電機セミコンダクタソフトウエア株式会社
代理人 (1件)： 宮田 金雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-174656
公開番号（公開出願番号）：特開平10-022392
出願日： 1996年07月04日
公開日（公表日）： 1998年01月23日
要約：

【要約】【課題】 レイアウト後にタイミングエラーが発生した場合に、再レイアウトや回路変更を行わなければならず、作業効率が悪く、新たなタイミングエラーを発生させる可能性があるなどの課題があった。【解決手段】 セル抽出部6は、仮想遅延シミュレーションの結果に基づいて、タイミングマージンの少ないセルの抽出を行い、自動配置配線部9は、セル抽出部6により抽出されたタイミングマージンの少ないセルを配置する際に、そのセルに隣接する領域に所定のセル未配置領域を確保するものである。

請求項（抜粋）：

入力された回路図に基づいて集積回路を構成する各種セルや配線のレイアウトパターンを設計するための集積回路レイアウト装置であって、入力された回路図から抽出したネットリストに対して仮想遅延シミュレーションを実行し、集積回路を構成する各セルに対する遅延時間やタイミングを計算するシミュレーション手段と、前記仮想遅延シミュレーションの結果に基づいて、タイミングマージンの少ないセルの抽出を行うセル抽出手段と、前記仮想遅延シミュレーションの結果及び前記セルの抽出結果に基づいて、集積回路を構成する各セル及び配線のレイアウトを実行すると共に、前記セル抽出手段により抽出された前記タイミングマージンの少ないセルを配置する際に、該セルに隣接する領域に所定のセル未配置領域を確保する自動配置配線手段とを備えることを特徴とする集積回路レイアウト装置。

IPC (4件)：

H01L 21/82 ,  G06F 17/50 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

H01L 21/82 C ,  G06F 15/60 658 A ,  G06F 15/60 658 U ,  H01L 21/82 B ,  H01L 27/04 A