特許
J-GLOBAL ID：200903092945275267
トレーサ回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平4-197868
公開番号（公開出願番号）：特開平6-019742
出願日： 1992年07月01日
公開日（公表日）： 1994年01月28日
要約：
【要約】【目的】 データの解析効率を向上させる。【構成】 比較回路5はトレースデータ100と書込みデータレジスタ1の出力データ101とを比較し、その比較結果を示す一致信号104をフリップフロップ6と抑止回路7とに夫々出力する。抑止回路7は比較回路5の比較結果を示す一致信号104と、フリップフロップ6の出力信号105との論理積をとる。抑止回路7は一致信号104と出力信号105とがともに“1”のときに、抑止信号106を“1”とする。アドレスレジスタ4は抑止回路7からの抑止信号106が“1”のときに、トレーサメモリ2への書込み読出しアドレス103の更新を抑止する。
請求項（抜粋）：
トレースデータを格納するトレーサメモリと、前記トレーサメモリに書込みアドレスを指示するアドレス指示手段とを有するトレーサ回路であって、連続して入力されるトレースデータが同一か否かを判定する判定手段と、前記判定手段で同一と連続して判定されたときに前記アドレス指示手段の更新を抑止する抑止手段とを設けたことを特徴とするトレーサ回路。
IPC (2件)：
G06F 11/28 310
, G06F 11/34
