特許
J-GLOBAL ID：200903092981147909
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-175244
公開番号（公開出願番号）：特開平6-021376
出願日： 1992年07月02日
公開日（公表日）： 1994年01月28日
要約：
【要約】【目的】 内部降圧回路を内蔵し、ストレスモード時に内部電源電圧と外部電源電圧とを等しくする半導体記憶装置において、内部降圧回路の面積を小さくしかつ内部降圧回路にストレスがかかるようにすることを目的とする。【構成】 ノーマルモード時に内部電源電圧線1と外部電源電圧線2とを接続するPチャネルトランジスタ6をストレスモード時にも使用するようにし、かつストレスモード時にレベルシフタ回路3、基準電圧発生回路4、差動増幅回路5を活性状態にする。
請求項（抜粋）：
内部記憶回路と、外部電源電圧を降下させて内部電源電圧を発生し前記内部記憶回路に供給する内部降圧回路とを備えた半導体記憶装置であって、前記内部降圧回路は、外部電源電圧を前記内部記憶回路に与えるストレスモードテスト機能を有し、前記外部電源電圧を供給する外部電源電圧線と前記内部電源電圧を供給する内部電源電圧線との間をオン/オフする1つのスイッチング手段、前記内部電源電圧のレベルを降下させるレベル降下手段、前記内部電源電圧のレベルを一定にするための基準電圧を発生する基準電圧発生手段、および前記基準電圧発生手段により発生された基準電圧と前記レベル降下手段により降下された内部電源電圧とを比較し、比較結果に基づいて前記スイッチング手段をオン/オフ制御する制御手段を含み、前記スイッチング手段は、ストレスモード時には、常時オン状態にされることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 27/10 481
, G01R 31/318
, H01L 21/66
