キャッシュメモリ

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-211156
公開番号（公開出願番号）：特開平10-055308
出願日： 1996年08月09日
公開日（公表日）： 1998年02月24日
要約：

【要約】【課題】キャッシュメモリの全容量だけループ・プログラムを格納してループ処理する場合でも、ループ・プログラムの配置状況に依存するキャッシュ・ミスの発生を防止し、広い範囲のループ・プログラムに対応してヒット率を高める。【解決手段】2個の上位アドレスレジスタ111,112 と、複数ワード格納用のデータメモリ12と、2個の有効ビットレジスタ131,132 と、2個のコンパレータ141,142 と、コンパレータが一致判定し、データメモリからの読み出し対象ワードの有効ビットが有効の場合にデータメモリ出力を通過させる2個のゲート回路151,152 と、2個の有効ビットレジスタのどちらが現頁のタグであるかを示す頁フラグ回路16と、コンパレータの判定結果に応じてデータメモリに対する読み出し/格納および有効ビットレジスタのフラグ、頁フラグ回路のフラグを制御するキャッシュ制御回路17とを具備する。

請求項（抜粋）：

外部記憶装置から読み出されたプログラム命令のうち、次に実行すべき命令を一群として指定するための上位アドレスおよび前記上位アドレスで指定される一群の命令の各々を指定する下位アドレスで構成されるアドレスデータを格納する命令アドレスレジスタと、前記命令アドレスレジスタから供給される上位アドレスを記憶するための第1の上位アドレスレジスタおよび第2の上位アドレスレジスタと、前記命令アドレスレジスタに格納されている上位アドレスで指定される1頁分の一群の命令を記憶する容量を有し、前記外部記憶装置から読み出された一群の命令を先取りして記憶し、記憶した一群の命令の各々が前記命令アドレスレジスタから供給される下位アドレスに応じて指定される複数ワード格納用のデータメモリと、前記2個の上位アドレスレジスタに対応して設けられ、前記外部記憶装置から読み出されて前記データメモリに格納される各ワード毎に対応し付加されている有効/無効ビットの一群を格納する第1の有効ビットレジスタおよび第2の有効ビットレジスタと、前記2個の上位アドレスレジスタに対応して設けられ、前記2個の上位アドレスレジスタにそれぞれ対応して記憶されている上位アドレスと前記命令アドレスレジスタから供給される上位アドレスとを比較し、両上位アドレスの一致/不一致(ヒット/ミス)を判定する第1のコンパレータおよび第2のコンパレータと、前記第1のコンパレータの比較判定結果および前記データメモリからの読み出し対象であるワードに対応して前記第1の有効ビットレジスタに格納されている有効ビットが入力し、比較判定入力が一致、有効ビット入力が有効の場合に前記データメモリから読み出し対象であるワードを選択して出力する第1のゲート回路と、前記第2のコンパレータの比較判定結果および前記データメモリからの読み出し対象であるワードに対応して前記第2の有効ビットレジスタに格納されている有効ビットが入力し、比較判定入力が一致、有効ビット入力が有効の場合に前記データメモリから読み出し対象であるワードを選択して出力する第2のゲート回路と、前記2個の有効ビットレジスタのどちらが現頁のタグの役割を果たしているかを示す頁フラグを出力する頁フラグ回路と、前記2個のコンパレータのうちで判定対象となるコンパレータの判定結果が一致である場合には、前記命令アドレスレジスタから供給される下位アドレスに応じてデータメモリに記憶されている命令の1つを読み出して出力する第1の制御機能と、前記コンパレータの判定結果が不一致である場合には、前記命令アドレスレジスタから供給されるアドレスに応じて前記外部記憶装置から命令を読み出して出力するとともに、この読み出した命令を前記データメモリに記憶させるように制御する第2の制御機能と、前記外部記憶装置から読み出されるデータの頁切換に応じて前記2個の有効ビットレジスタに交互に前記有効/無効ビットの一群を格納するように制御する第3の制御機能、前記外部記憶装置から読み出されるデータの頁切換毎に前記頁フラグ回路の頁フラグ出力が反転するように制御する第4の制御機能とを備えたキャッシュ制御回路とを具備することを特徴とするキャッシュメモリ。

IPC (2件)：

G06F 12/08 , G06F 12/08 310

FI (2件)：

G06F 12/08 E , G06F 12/08 310 Z

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