特許

J-GLOBAL ID：200903092999826609

半導体装置の製造方法

発明者： 馬場 毅 ,  小野 眞
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願2001-267250
公開番号（公開出願番号）：特開2003-077972
出願日： 2001年09月04日
公開日（公表日）： 2003年03月14日
要約：

【要約】【課題】 工程ごとの歩留り影響の算出精度を向上させる。【解決手段】 半導体装置として機能する複数の半導体チップを一括して形成するために、順次処理を行なう複数の工程を有する半導体装置の製造方法において、前記工程の少なくとも一部である複数の工程後に欠陥検査を行い、検出された欠陥の位置する半導体チップを特定し、夫々の半導体チップについて欠陥の数を各検査ごとに集計した累積欠陥マップを作成し、夫々の半導体装置について特性試験を行い、良品チップと不良品チップとの選別を行い、その判定結果と前記累積欠陥マップとに基づいて、欠陥の検出されなかったチップだけの歩留りを算出し、この歩留りと累積欠陥マップとから歩留り影響の高い工程を抽出する。

請求項（抜粋）：

半導体装置として機能する複数の半導体チップを一括して形成するために、順次処理を行なう複数の工程を有する半導体装置の製造方法において、前記工程の少なくとも一部である複数の工程後に欠陥検査を行い、検出された欠陥の位置する半導体チップを特定し、夫々の半導体チップについて欠陥の数を各検査ごとに集計した累積欠陥マップを作成し、夫々の半導体装置について特性試験を行い、良品チップと不良品チップとの選別を行い、その判定結果と前記累積欠陥マップとに基づいて、欠陥の検出されなかったチップの歩留りを算出し、この歩留りと累積欠陥マップとから歩留り影響の高い工程を抽出することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/66 ,  H01L 21/02 ,  H01L 21/3205

FI (4件)：

H01L 21/66 Z ,  H01L 21/66 A ,  H01L 21/02 Z ,  H01L 21/88 S

Fターム (11件)：

4M106AA01 ,  4M106BA01 ,  4M106BA10 ,  4M106CA41 ,  4M106CA70 ,  4M106DA15 ,  4M106DH01 ,  4M106DH31 ,  4M106DJ18 ,  5F033VV12 ,  5F033XX37