特許

J-GLOBAL ID：200903093018437876

プログラマブル機能ブロック

発明者： 中谷 正吾
出願人/特許権者： 日本電気株式会社 ,  技術研究組合新情報処理開発機構
代理人 (1件)： 後藤 洋介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-156313
公開番号（公開出願番号）：特開平11-353152
出願日： 1998年06月04日
公開日（公表日）： 1999年12月24日
要約：

【要約】【課題】 高速かつ多機能で、小さいプログラマブル機能ブロックを提供する。【解決手段】 排他的論理和回路の直列接続段数を減らした高速で多機能な論理回路に、高速なリップルキャリィ専用ロジックを組み合わせることで、高速かつ多機能なプログラマブル機能ブロックを実現する。さらに、プログラマブル機能ブロックの引数入力やコンフィギュレーションメモリを複数のプログラマブル機能ブロックにわたって共通化することで占有面積を低減する。

請求項（抜粋）：

第1乃至第4の引数入力端子(A0,A1,A2,A3)からなる第1の引数入力グループと、第1乃至第4の引数入力端子(B0,B1,B2,B3)からなる第2の引数入力グループと、第1乃至第3のコンフィギュレーション入力端子(M0,M1,M2)と、コアロジックキャリィ出力端子(C)と、コアロジックキャリィ生成出力端子(GO)と、コアロジックキャリィ伝搬出力端子(PO)と、リップル-コアロジックキャリィ入力端子(CCI)と、加算出力端子(S)とをもつコアロジック回路(4)であって、前記第1の引数入力グループの第1の引数入力端子(A0)に接続された第1の入力端子と、前記第1の引数入力グループの第2の引数入力端子(A1)に接続された第2の入力端子と、前記第1の引数入力グループの第3の引数入力端子(A2)に接続された制御入力端子とを持ち、第1の選択出力信号として、前記制御入力端子の論理値が“0”のとき前記第1の入力端子に供給された入力信号を、前記制御入力端子の論理値が“1”のとき前記第2の入力端子に供給された入力信号を、それぞれ出力する第1の2入力1出力マルチプレクサ(10.0)と、前記第2の引数入力グループの第1の引数入力端子(B0)に接続された第1の入力端子と、前記第2の引数入力グループの第2の引数入力端子(B1)に接続された第2の入力端子と、前記第2の引数入力グループの第3の引数入力端子(B2)に接続された制御入力端子とを持ち、第2の選択出力信号として、前記制御入力端子の論理値が“0”のとき前記第1の入力端子に供給された入力信号を、前記制御入力端子の論理値が“1”のとき前記第2の入力端子に供給された入力信号を、それぞれ出力する第2の2入力1出力マルチプレクサ(10.1)と、前記第2の引数入力グループの第4の引数入力端子(B3)に接続された第1の入力端子と、前記リップル-コアロジックキャリィ入力端子(CCI)に接続された第2の入力端子と、前記第1コンフィギュレーション入力端子(M0)に接続された制御入力端子とを持ち、第3の選択出力信号として、前記制御入力端子の論理値が“0”のとき前記第1の入力端子に供給された入力信号を、前記制御入力端子の論理値が“1”のとき前記第2の入力端子に供給された入力信号を、それぞれ出力する第3の2入力1出力マルチプレクサ(10.2)と、前記第1の引数入力グループの第4の引数入力端子(A3)に接続された第1の入力端子と、前記第1の2入力1出力マルチプレクサ(10.0)の出力端子に接続された第2の入力端子とを持ち、前記第1の入力端子に供給された入力信号と前記第2の入力端子に供給された前記第1の選択出力信号との排他的論理和をとって、第1の排他的論理和出力信号を出力する第1の排他的論理和回路(11.0)と、前記第2の2入力1出力マルチプレクサ(10.1)の出力端子に接続された第1の入力端子と、前記第3の2入力1出力マルチプレクサ(10.2)の出力に接続された第2の入力端子とを持ち、前記第1の入力端子に供給された前記第2の選択出力信号と前記第2の入力端子に供給された前記第3の選択出力信号との排他的論理和をとって、第2の排他的論理和出力信号を出力する第2の排他的論理和回路(11.1)と、前記第2の2入力1出力マルチプレクサ(10.1)の出力端子に接続された第1の入力端子と、前記第2の排他的論理和回路(11.1)の出力端子に接続された第2の入力端子と、前記第2のコンフィギュレーション入力端子(M1)に接続された制御入力端子とを持ち、第4の選択出力信号として、前記制御入力端子の論理値が“0”のとき前記第1の入力端子に供給された前記第2の選択出力信号を、前記制御入力端子の論理値が“1”のとき前記第2の入力端子に供給された第2の排他的論理和出力信号を、それぞれ出力する第4の2入力1出力マルチプレクサ(10.3)と、前記第3の2入力1出力マルチプレクサ(10.2)の出力端子に接続された第1の入力端子と、前記第3のコンフィギュレーション入力端子(M2)に接続された第2の入力端子と、前記第2のコンフィギュレーション入力端子(M1)に接続された制御入力端子とを持ち、第5の選択出力信号として、前記制御入力端子の論理値が“0”のとき前記第1の入力端子に供給された前記第3の選択出力信号を、前記制御入力端子の論理値が“1”のとき前記第2の入力端子に供給された入力信号を、それぞれ出力する第5の2入力1出力マルチプレクサ(10.4)と、前記第1の排他的論理和回路(11,0)の出力端子に接続された第1の入力端子と、前記第4の2入力1出力マルチプレクサ(10.3)の出力端子に接続された第2の入力端子とを持ち、前記第1の入力端子に供給された前記第1の排他的論理和出力信号と前記第2の入力端子に供給された前記第4の選択出力信号との論理積の否定をとり、論理積否定出力信号を出力する否定論理積回路(12)と、前記第1の排他的論理和回路(11.0)の出力端子に接続された第1の入力端子と、前記第4の2入力1出力マルチプレクサ(10.3)の出力端子に接続された第2の入力端子とを持ち、前記第1の入力端子に供給された前記第1の排他的論理和出力信号と前記第2の入力端子に供給された前記第4の選択出力信号との論理和の否定をとり、論理和否定出力信号を出力する否定論理和回路(13)と、前記第1の排他的論理和回路(11.0)の出力端子に接続された第1の入力端子と、前記第2の排他的論理和回路(11.1)の出力端子に接続された第2の入力端子とを持ち、前記第1の入力端子に供給された前記第1の排他的論理和出力信号と前記第2の入力端子に供給された前記第2の排他的論理和出力信号との排他的論理和をとり、第3の排他的論理和出力信号を出力する第3の排他的論理和回路(11.2)と、前記第5の2入力1出力マルチプレクサ(10.4)の出力端子に接続された入力端子を持ち、該入力端子に供給された前記第5の選択出力信号を反転して、反転出力信号を出力するインバータ(15.0)と、前記否定論理積回路(12)の出力端子に接続された第1の入力端子と、前記否定論理和回路(13)の出力端子に接続された第2の入力端子と、前記インバータの出力端子に接続された第3の入力端子とを持ち、前記第2の入力端子に供給された前記論理和否定出力信号と前記第3の入力端子に供給された前記反転出力信号との論理和の結果と、前記第1の入力端子に供給された前記論理積否定出力信号との論理積の否定をとって、論理和・論理積否定出力信号を出力する否定論理積・論理和回路(14.0)と、前記否定論理和回路(12)の出力端子を前記コアロジックキャリィ生成出力端子(GO)に接続して、前記論理積否定出力信号を前記コアロジックキャリィ生成出力端子(GO)からコアロジックキャリィ生成出力信号として出力させる手段と、前記否定論理和回路(13)の出力端子を前記コアロジックキャリィ伝搬出力端子(PO)に接続して、前記論理和否定出力信号を前記コアロジックキャリィ伝搬出力端子(PO)からコアロジックキャリィ伝搬出力信号として出力させる手段と、前記否定論理積・論理和回路(14.0)の出力端子を前記コアロジックキャリィ出力端子(C)に接続して、前記論理和・論理積否定出力信号を前記コアロジックキャリィ出力端子(C)からコアロジックキャリィ出力信号として出力させる手段と、前記第3の排他的論理和回路(11.2)の出力端子を前記加算出力端子(S)に接続して、前記第3の排他的論理和出力信号を前記加算出力端子(S)から加算出力信号として出力させる手段と、を有することを特徴とするコアロジック回路。

IPC (3件)：

G06F 7/00 ,  H01L 21/82 ,  H03K 19/173 101

FI (3件)：

G06F 7/00 E ,  H03K 19/173 101 ,  H01L 21/82 A