特許

J-GLOBAL ID：200903093023538540

半導体記憶装置の製造方法

発明者： 青木 正身
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-223580
公開番号（公開出願番号）：特開平8-088332
出願日： 1994年09月19日
公開日（公表日）： 1996年04月02日
要約：

【要約】【目的】信頼性の高いトレンチ型キャパシタを有する半導体記憶装置の製造方法を提供する。【構成】SOI基板の一導電型半導体層に素子分離層を形成する工程と、素子分離層が形成された前記SOI基板にトランジスタを形成する工程と、前記トランジスタの側面に絶縁膜を形成する工程と、前記トランジスタ上の所定のトレンチパターンをマスクとして前記SOI基板のバルクSi部にトレンチ孔を形成する工程と、前記トレンチ孔の内部側面に絶縁膜を形成する工程と、前記SOI基板の一導電型半導体層に導通するように、前記トレンチ孔の内部を導電材で充填してトレンチキャパシタを形成する工程とを具備する。

請求項（抜粋）：

バルクSi部と、このバルクSi部上に形成された第1の絶縁層、及びこの第1の絶縁層上に形成された一導電型半導体層からなる基板上にトランジスタを形成する工程と、前記トランジスタの側面に第2の絶縁層を形成する工程と、前記トランジスタ上の所定のパターンをマスクとして前記基板のバルクSi部にトレンチ孔を形成する工程と、前記トレンチ孔の内部側面に第3の絶縁層を形成する工程と、前記基板の一導電型半導体層に導通するように、前記トレンチ孔の内部を導電材で充填してトレンチキャパシタを形成する工程と、を具備することを特徴とする半導体記憶装置の製造方法。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 29/786

FI (4件)：

H01L 27/10 671 C ,  H01L 27/04 C ,  H01L 27/10 625 A ,  H01L 29/78 613 B

引用特許：

審査官引用 (3件)

• 特開昭63-002374
  
• 特開平2-130871
  
• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平5-003931   出願人：株式会社東芝