特許
J-GLOBAL ID：200903093035089415
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-179014
公開番号（公開出願番号）：特開2002-373989
出願日： 2001年06月13日
公開日（公表日）： 2002年12月26日
要約：
【要約】【課題】 MOSFETとSBDを同一チップ上に搭載し、並列接続した半導体装置において、SBDのリーク電流を小さくし、順方向電圧降下を低減する。【解決手段】N+ 10/N- 11基板のN- 層表層部に選択的に形成されたPベース層12およびその表層部に選択的に形成されたN+ ソース領域13を有するFET領域と、N- 層表層部でPベース層を囲むように配置されたSBD形成領域と、SBD形成領域を取り囲むPガードリング領域17と、SBD形成領域のN- 層上にコンタクトするバリアメタル21と、N- 層表面側でFETのソース電極およびSBDのアノード電極として共通に形成された第1の主電極11と、絶縁膜により第1の主電極とは絶縁分離されて形成された表面ゲート電極12と、N+ 基板裏面側でFETのドレイン電極およびSBDのカソード電極として共通に形成された第2の主電極22とを具備する。
請求項（抜粋）：
第1導電型の半導体基板上にエピタキシャル成長された不純物濃度が比較的低い第1導電型の第1の半導体層と、前記第1の半導体層の表層部に選択的に形成され、前記第1導電型とは逆の第2導電型のベース層および前記ベース層の表層部に選択的に形成された第1導電型のソース領域を有するMOSFET領域と、前記ソース領域と前記第1の半導体層との間で前記ベース層に対してゲート絶縁膜を介して対向するように設けられたゲート電極と、前記第1の半導体層の表層部で前記ベース層の周囲を囲むように配置されたSBD形成領域と、前記SBD形成領域の周囲を取り囲むように形成された第2導電型のガードリング領域と、前記第1の半導体層上に堆積され、複数のコンタクトホールが開口された絶縁膜と、少なくとも前記SBD形成領域の第1の半導体層上にコンタクトするように形成されたバリアメタルと、前記第1の半導体層の表面側でMOSFETのソース電極およびSBDのアノード電極として共通に形成された第1の主電極と、前記第1の半導体層の表面側で前記絶縁膜により第1の主電極とは絶縁分離されて形成され、前記ゲート電極に電気的に接続された表面ゲート電極と、前記MOSFETのドレイン電極および前記SBDのカソード電極として共通に形成された第2の主電極とを具備することを特徴とする半導体装置。
IPC (5件)：
H01L 29/78 657
, H01L 29/78 652
, H01L 29/78
, H01L 29/78 653
, H01L 29/872
H01L 29/78 657 D
, H01L 29/78 652 P
, H01L 29/78 652 S
, H01L 29/78 653 A
, H01L 29/48 F
4M104BB01
, 4M104BB40
, 4M104CC03
, 4M104CC05
, 4M104FF16
, 4M104FF35
, 4M104GG03
, 4M104GG09
, 4M104GG18
, 4M104HH20
