特許
J-GLOBAL ID:200903093051804183
半導体集積回路装置およびその製造方法
発明者:
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出願人/特許権者:
代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願平9-173366
公開番号(公開出願番号):特開平11-026714
出願日: 1997年06月30日
公開日(公表日): 1999年01月29日
要約:
【要約】【課題】 ゲート電極の表面に窒化物系絶縁膜を被覆することで接続孔を自己整合的に形成する場合に、ゲート電極の側面から半導体基板側にリーク電流が流れてしまうのを防止する。【解決手段】 メモリセル選択用MOS・FETQのゲート電極5g(ワード線WL)の側面にリーク電流防止用のサイドウォールSWを設け、接続孔12a,12bを層間絶縁膜に自己整合的に形成するために用いる窒化シリコン等からなる絶縁膜7がゲート電極5g(ワード線WL)の側面に直接接触してしまうのを防止する構造とした。
請求項(抜粋):
半導体基板主面にMISトランジスタ構造の集積回路素子を設けてなる半導体集積回路装置であって、(a)前記MISトランジスタ構造の集積回路素子におけるゲート電極の側面に接触した状態で形成されたリーク電流防止用の側壁絶縁膜と、(b)前記ゲート電極の表面および前記リーク電流防止用の側壁絶縁膜の表面を被覆する窒化物系絶縁膜と、(c)前記半導体基板上に前記MISトランジスタ構造の集積回路素子を被覆するように形成された絶縁膜であって、前記窒化物系絶縁膜に対するエッチング選択比を大きくとれる材料からなる層間絶縁膜と、(d)前記層間絶縁膜と前記窒化物系絶縁膜とのエッチング選択比を大きくした状態でのエッチング処理により、前記層間絶縁膜に前記MISトランジスタ構造の集積回路素子におけるソース・ドレイン用の半導体領域が露出するように自己整合的に穿孔された接続孔とを有することを特徴とする半導体集積回路装置。
IPC (2件):
H01L 27/108
, H01L 21/8242
FI (3件):
H01L 27/10 621 C
, H01L 27/10 671 Z
, H01L 27/10 681 F
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