特許

J-GLOBAL ID：200903093056371242

半導体集積回路及びクロック遅延調整方法

発明者： 大澤 一人
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-034948
公開番号（公開出願番号）：特開2000-235517
出願日： 1999年02月12日
公開日（公表日）： 2000年08月29日
要約：

【要約】【課題】 SDRAMに対するクロック信号の供給を自動的に最適なタイミングに調整する半導体集積回路及びクロック遅延調整方法を提供する。【解決手段】 システムクロックSCをバッファ列BRで遅延させ、いくつかのバッファ出力をセレクタSE1へ接続して異なる遅延量のクロックパスを形成する。テスト指示信号がテストモード端子TTへ入力されたときは、セレクタSE2の出力をパス番号レジスタ群REP1のパス番号とし、そのクロックパスをセレクタSE1に選択させてメモリクロックMCをSDRAM2へ供給する。そして、同パス番号データをSDRAM2へ書き込んで読み出し、書込データと読出データが一致するか判断する。この判断をインクリメンタINCでパス番号を順次インクリメントさせて行い、一致すると判断されたパス番号の平均値をパス番号レジスタ群REP2に格納し、そのクロックパスを最適なものとして用いる。

請求項（抜粋）：

SDRAMにクロックを供給してデータの受け渡しを行う半導体集積回路において、前記SDRAMに到達する前記クロックと前記データとの時間的ずれを自動調整する自動調整手段を有していることを特徴とする半導体集積回路。

IPC (2件)：

G06F 12/00 564 ,  G06F 1/10

FI (2件)：

G06F 12/00 564 A ,  G06F 1/04 330 A

Fターム (7件)：

5B060CC03 ,  5B079CC02 ,  5B079CC08 ,  5B079CC14 ,  5B079DD02 ,  5B079DD06 ,  5B079DD13

引用特許：

審査官引用 (3件)

• クロック位相調整回路およびクロック位相調整方法
  公報種別：公開公報   出願番号：特願平7-342714   出願人：株式会社グラフィックス・コミュニケーション・ラボラトリーズ, 株式会社日立製作所
• メモリ・コントローラ
  公報種別：公開公報   出願番号：特願平10-004583   出願人：ヒューレット・パッカード・カンパニー
• メモリ装置、メモリ制御クロック設定方法、デジタル装置、メモリ制御クロック設定プログラムを記録した記録媒体
  公報種別：公開公報   出願番号：特願平10-175725   出願人：甲府日本電気株式会社