特許

J-GLOBAL ID：200903093077866128

半導体装置のアライメントマーク

発明者： 西 哲夫
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 村山 光威
公報種別：公開公報
出願番号（国際出願番号）：特願平11-051531
公開番号（公開出願番号）：特開2000-252190
出願日： 1999年02月26日
公開日（公表日）： 2000年09月14日
要約：

【要約】【課題】 半導体装置の製造工程におけるマスクパターンの位置合わせに使用するアライメントマークにおいて、MOS半導体装置のプロセス条件より決定されるゲート電極膜と同一の導電膜の膜厚でも、高い回折効率を得、高精度のアライメントを可能にする。【解決手段】 半導体基板1上の所定の領域に、マスク合わせ用の光に対して透明性の第1の膜(絶縁膜2)を形成し、その第1の膜上に、複数の島状体からなる回折格子パターンで、マスク合わせ用の光を反射する第2の膜(導電膜4)を形成する。これは、溝型素子分離領域上に、ゲート電極と同一構成の導電膜を形成することで得られ、導電膜4からの反射光に対して干渉のない1次回折光を取り出すようにする。

請求項（抜粋）：

半導体基板上の所定の領域に形成され、マスク合わせ用の光に対して透明性を有する第1の膜と、前記第1の膜上に複数の島状体からなる回折格子パターンに形成され、前記マスク合わせ用の光を反射する第2の膜とからなることを特徴とする半導体装置のアライメントマーク。

IPC (2件)：

H01L 21/027 ,  G03F 9/00

FI (3件)：

H01L 21/30 502 M ,  G03F 9/00 H ,  H01L 21/30 522 D

Fターム (6件)：

5F046AA20 ,  5F046EA07 ,  5F046EA11 ,  5F046EA14 ,  5F046EA19 ,  5F046EA28