特許

J-GLOBAL ID：200903093107148357

半導体記憶装置

発明者： 市川 修 ,  太田 光保
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-149654
公開番号（公開出願番号）：特開2000-339999
出願日： 1999年05月28日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】 自己検査機能を備えた大容量のデュアルポートRAMにおいて、メモリセルの検査に要する時間を短縮できるようにする。【解決手段】 RAM1のアドレス空間が2個に分割されてなる2個の小アドレス空間にそれぞれ対応するアドレス信号を発生してAポート2及びBポート3に並列に出力する2個のアドレス信号発生部5a,5aと、これらアドレス信号発生部5a,5aの出力するアドレス信号によりそれぞれ選択されるメモリセルへのデータ信号を発生してポート2,3に並列に出力する2個のデータ信号発生部6,6と、アドレス信号発生部5a,5aの出力するアドレス信号によりそれぞれ選択されるメモリセルの作動に関する制御信号を発生してポート2,3に並列に出力する2個の制御信号発生部7,7と、ポート2,3から出力されたデータ信号を期待値と比較する2個の比較部8,8とにより検査回路4を構成する。

請求項（抜粋）：

データが格納される複数のメモリセルを有するとともに、該複数のメモリセルにアクセスするためのn個〔n:2以上の整数〕のポートを有する記憶回路と、該記憶回路の全てのメモリセルに所定の検査アルゴリズムに基づくデータを書き込む一方、該書き込まれたデータを読み出して上記記憶回路の検査を行う検査回路とを備えた半導体記憶装置であって、上記検査回路は、上記記憶回路のアドレス空間がm個〔m:2以上でかつn以下の整数〕に分割されてなるm個の小アドレス空間にそれぞれ対応するアドレス信号を発生して該記憶回路の有するn個のポートのうちのm個のポートに並列に出力するm個のアドレス信号発生部と、上記m個のアドレス信号発生部の出力するアドレス信号によりそれぞれ選択されるメモリセルへのデータ信号を発生して上記記憶回路のm個のポートに出力するp個〔p:1以上でかつm以下の整数〕のデータ信号発生部と、上記m個のアドレス信号発生部の出力するアドレス信号によりそれぞれ選択されるメモリセルの作動に関する制御信号を発生して上記記憶回路のm個のポートに出力するr個〔r:1以上でかつm以下の整数〕の制御信号発生部と、上記記憶回路のm個のポートから出力されたデータ信号を期待値と比較するv個〔v:1以上でかつm以下の整数〕の比較部とを有することを特徴とする半導体記憶装置。

IPC (7件)：

G11C 29/00 675 ,  G11C 29/00 671 ,  G11C 29/00 ,  G01R 31/28 ,  G06F 12/16 330 ,  G11C 11/41 ,  G11C 11/413

FI (8件)：

G11C 29/00 675 D ,  G11C 29/00 671 B ,  G11C 29/00 671 Q ,  G06F 12/16 330 A ,  G01R 31/28 V ,  G01R 31/28 B ,  G11C 11/34 K ,  G11C 11/34 341 D

Fターム (30件)：

2G032AA07 ,  2G032AB02 ,  2G032AC03 ,  2G032AD05 ,  2G032AG02 ,  2G032AK15 ,  2G032AK19 ,  5B015HH01 ,  5B015JJ21 ,  5B015KB49 ,  5B015KB52 ,  5B015KB91 ,  5B015NN01 ,  5B015RR06 ,  5B018GA03 ,  5B018HA35 ,  5B018JA04 ,  5B018JA13 ,  5B018JA21 ,  5B018NA01 ,  5B018NA07 ,  5B018PA01 ,  5B018QA13 ,  5B018RA11 ,  5L106AA14 ,  5L106DD03 ,  5L106DD04 ,  5L106DD06 ,  5L106GG03 ,  5L106GG07