特許

J-GLOBAL ID：200903093117244443

集積回路,及びその製造方法

発明者： 奥 友希 ,  笠井 信之
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-246299
公開番号（公開出願番号）：特開平8-111377
出願日： 1994年10月12日
公開日（公表日）： 1996年04月30日
要約：

【要約】【目的】 集積回路を、小型化及び大容量化、さらに、高精度化するとともに、このような集積回路を製造できる製造方法を得ることを目的とする。【構成】 化合物半導体基板に基板凹部21を形成する工程と、MIMキャパシタ51を基板凹部21の低面に形成する工程と、MIMキャパシタ51と、化合物半導体基板上の所要の領域以外とをレジスト38で被う工程と、レジスト38の上と上記所要の領域の上とに電極材料を被着して、化合物半導体トランジスタ50のゲート電極11を形成する工程とを含むものである。

請求項（抜粋）：

受動素子または能動素子と、トランジスタとを基板上に集積形成している集積回路を製造する方法において、高段な部分と低段な部分とを有する上記基板を形成する工程と、上記受動素子または能動素子を上記基板の低段な部分に形成する工程と、上記受動素子または能動素子と上記基板上とをレジストで被う工程と、該レジストのうちの上記高段な部分の所要の領域を被う部分を除去して上記レジストを上記トランジスタの電極パターンを有するようパターニングする工程と、上記パターニングされた上記レジスト上と上記所要の領域上とに電極材料を被着し、そののち、リフトオフにより上記レジストと上記レジスト上の上記電極部材とを除去して上記所要の領域の上に上記電極を形成する工程とを含むことを特徴とする集積回路の製造方法。

IPC (7件)：

H01L 21/06 ,  H01L 21/8232 ,  H01L 21/28 ,  H01L 21/768 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 29/40

FI (3件)：

H01L 27/06 F ,  H01L 21/90 N ,  H01L 27/04 C