特許

J-GLOBAL ID：200903093131469466

ΔΣ変調型A/D変換器

発明者： 川田 金治 ,  常盤 耕司 ,  三好 清司
出願人/特許権者： 富士通株式会社
代理人 (1件)： 青木 朗 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-247955
公開番号（公開出願番号）：特開平6-104751
出願日： 1992年09月17日
公開日（公表日）： 1994年04月15日
要約：

【要約】【目的】 本発明はΔΣ変調型A/D変換器に関し、変換器で発生し易い高周波成分を自動的に分散させ、S/N特性を著しく改善することを目的とする。【構成】 ΔΣ変調型A/D変換器において、デジタルフィルタFILの出力を受ける信号レベル検出部SLDと、信号レベル検出部の出力を受け、出力信号のレベルに応じてクロックディザ信号を選択するクロックディザ処理を行うクロックディザ設定部CDSと、クロックディザ処理の結果に基づき、数種のクロックディザ信号を発生するクロックディザ供給部CDKと、クロックディザ信号と入力信号を加算し、加算結果を該差動アンプの正側入力に供給する加算器ADDとを備え、デジタルフィルタの出力Doutを入力側に帰還させるように構成する。

請求項（抜粋）：

入力信号(Ain)を正側入力に受ける差動アンプ(AMP1)と、該差動アンプの出力(V1)を得る積分器(AMP2)と、該積分器の出力(V2)を一方の入力に受け、他方の入力にしきい値電圧(Vc)を入力し、比較結果に基づきデジタル信号(Vd)を出力する比較器(COMP1)と、該比較器の出力を受け、アナログ値に変換するD/A変換器(DAC)と、該デジタル出力を受けるデジタルフィルタ(FIL)を備えたΔΣ変調型A/D変換器において、該デジタルフィルタの出力を受ける信号レベル検出部(SLD)と、該信号レベル検出部の出力を受け、出力信号のレベルに応じてクロックディザ信号を選択しクロックディザ処理を行うクロックディザ設定部(CDS)と、該クロックディザ処理の結果に基づき、数種のクロックディザ信号を発生するクロックディザ供給部(CDK)と、該クロックディザ信号と該入力信号を加算し、加算結果を該差動アンプの正側入力に供給する加算器(ADD)とを備え、該デジタルフィルタのデジタル出力(Dout)を入力側に帰還させることを特徴とするΔΣ変調型A/D変換器。

IPC (2件)：

H03M 1/04 ,  H03M 3/02