多重化制御装置

発明者：
出願人/特許権者：
代理人 (1件)：高田守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-315121
公開番号（公開出願番号）：特開平7-168603
出願日： 1993年12月15日
公開日（公表日）： 1995年07月04日
要約：

【要約】【目的】 CPUユニットの外部に特別なハードウェアを付加することなしにCPUの多重化を実現する。【構成】 2ポートメモリ5a、5b、I/Oバス9を介してCPUユニット1a、1b間のデータ伝送が行われる。ユニットを切り換える場合は、現在マスタ系であるCPU2aが系切換回路6aを制御しバッファ閉信号及び系切換信号を出力させる。バッファ閉信号の入力によりバッファ7aは閉となりユニット1aはスタンバイ系となる。系切換回路6bは系切換信号線10から系切換信号が入力されるとバッファ7bにバッファ開信号を出力する。バッファ7bは開となりユニット1bはマスタ系となる。CPU2aに異常が発生した場合は回路6aがこの異常を検出してバッファ閉信号及び系切換信号を出力する。

請求項（抜粋）：

プログラムメモリ、このプログラムメモリに記憶されたプログラムを実行するCPU、及びこのCPUの演算結果を記憶するデータメモリを有する演算処理手段と、この演算処理手段をI/Oバスに接続するバッファと、一方の入出力端子が上記CPUに接続され他方の入出力端子が上記I/Oバスに直接接続された2ポートメモリとからなるCPUユニットが上記I/Oバスに多重接続され、択一的に任意のマスタCPUユニットがプロセス側と接続されて監視制御し、他のスタンバイCPUユニットがマスタCPUユニットに同期化される多重化制御装置において、マスタCPUユニットのCPUは、ユニット内のプログラムメモリのプログラムに従って、バッファを介してプロセスから入力したデータを演算処理し、その演算結果のデータをユニット内のデータメモリに記憶すると共に、上記バッファ及びI/Oバスを介してスタンバイCPUユニットの2ポートメモリに他方の入出力端子から記憶させ、スタンバイCPUユニットのCPUは、マスタCPUユニットのCPUがユニット内の2ポートメモリに記憶させたデータを一方の入出力端子から読み出し、ユニット内のデータメモリに記憶させて同期化することを特徴とする多重化制御装置。

IPC (3件)：

G05B 9/03 , G06F 11/18 310 , G06F 15/16 470

引用特許：

審査官引用 (3件)

特開昭62-187901
特開昭60-238901
特開平3-129403

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