特許
J-GLOBAL ID：200903093176453463
ゲートアレイ回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-059777
公開番号（公開出願番号）：特開平6-275718
出願日： 1993年03月19日
公開日（公表日）： 1994年09月30日
要約：
【要約】【目的】マスクドゲートアレイの有する、動作スピードが高く、ゲート数が多い等の利点と、FPGAの有する、ユーザの手元で所望の回路をプログラム可能であるという利点を共に活かす。【構成】マスクドゲートアレイ(GA)12とSRAM型のFPGA32とを同一ASICチップ11内に設け、上記SRAM型のFPGA32の配線情報を記憶した不揮発メモリとしてのROM14を上記ASICチップ11に接続して構成する。
請求項（抜粋）：
マスクドゲートアレイとSRAM型のFPGAとを同一集積回路内に設け、上記SRAM型のFPGAの配線情報を記憶したROMを上記集積回路に接続してなることを特徴とするゲートアレイ回路。
IPC (2件)：
FI (2件)：
H01L 21/82 A
, H01L 21/82 M
