半導体記憶装置

発明者： , , ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-214150
公開番号（公開出願番号）：特開2000-049307
出願日： 1998年07月29日
公開日（公表日）： 2000年02月18日
要約：

【要約】【課題】レイアウト面積を増大させることなくグローバル入出力線のノイズ耐性を向上させることができる半導体記憶装置を提供する。【解決手段】グローバル入出力線GIOj0,GIOj1は、メインブロックMBK3とMBK4との間で互いに交差する。SD信号線SDi0(i=0-3),SDi1(i=4-7)はグローバル入出力線GIOj0に、SD信号線SDi0(i=4-7),SDi1(i=0-3)は、グローバル入出力線GIOj1に隣接して配置される。SD信号線SDi0,SD(i+4)0またはSDi1,SD(i+4)1には同時にSD信号が供給される。

請求項（抜粋）：

半導体記憶装置であって、第1および第2のメインブロックと、前記第1および第2のメインブロックを横断するように配置された第1のグローバル入出力線と、前記第1のグローバル入出力線に隣接して配置され、前記第1のグローバル入出力線と相補的な第2のグローバル入出力線とを備え、前記第1および第2のメインブロックの各々は、複数のサブブロックと、前記複数のサブブロックを縦断するように配置された複数のメインワード線と、ローカル入出力線対と、前記ローカル入出力線対と前記第1および第2のグローバル入出力線との間に接続された転送ゲートとを含み、前記複数のサブブロックの各々は、行および列に配置された複数のメモリセルと、前記複数のメインワード線に対応して設けられ、前記行に配置された複数のサブワード線と、前記複数のサブワード線を駆動する複数のサブワード線ドライバと、前記列に配置された複数のビット線対と、前記複数のビット線対に対応して設けられ、各々が対応するビット線対と前記ローカル入出力線対との間に接続された複数の列選択ゲートとを含み、前記半導体記憶装置はさらに、前記第1のメインブロックに含まれる複数のメインワード線のうち1本のメインワード線と、前記第2のメインブロックに含まれる複数のメインワード線のうち1本のメインワード線とを同時に選択する行デコーダを備え、前記第1のメインブロックに含まれる少なくとも1つのサブブロックはさらに、前記第1のグローバル入出力線に隣接して配置され、前記サブワード線ドライバを活性化するための信号を伝送する第1の活性化信号線を含み、前記第2のメインブロックに含まれる少なくとも1つのサブブロックはさらに、前記第2のグローバル入出力線に隣接して配置され、前記サブワード線ドライバを活性化するための信号を伝送する第2の活性化信号線を含む、半導体記憶装置。

IPC (5件)：

H01L 27/108 , H01L 21/8242 , G11C 11/407 , G11C 11/409 , G11C 11/401

FI (6件)：

H01L 27/10 681 A , G11C 11/34 354 D , G11C 11/34 354 R , G11C 11/34 362 H , G11C 11/34 371 K , H01L 27/10 681 E

Fターム (13件)：

5B024AA03 , 5B024BA13 , 5B024BA29 , 5B024CA09 , 5B024CA16 , 5B024CA21 , 5F083AD00 , 5F083GA30 , 5F083KA03 , 5F083KA05 , 5F083LA04 , 5F083LA05 , 5F083LA07

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