特許
J-GLOBAL ID：200903093241063368
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-248612
公開番号（公開出願番号）：特開平5-089669
出願日： 1991年09月27日
公開日（公表日）： 1993年04月09日
要約：
【要約】【目的】 内部回路における動作電流の大きい回路が動作したときに生じる内部電源電圧の降下、或いは接地電位の浮上がりを抑制し、内部回路の誤動作を防止する。【構成】 出力回路13に対する給電ラインL1 と、内部回路に対する給電ラインL3 との間に、NチャネルMOS トランジスタ21、PチャネルMOS トランジスタ22を並列的に接続し、NチャネルMOS トランジスタ21, PチャネルMOS トランジスタ22のゲートには、内部回路中における動作電流の大きな回路であるセンスアンプの活性化信号、又は増幅回路の活性化信号のいずれかが入力したとき所定の信号を出力するNOR 回路23の出力端を接続し、出力回路13が動作していない状態でセンスアンプ4a〜4n, 増幅回路11が動作したとき、給電ラインL3 をL1 に接続する。
請求項（抜粋）：
内部回路用の電源ラインと、出力回路用の電源ラインとを夫々備えた半導体記憶装置において、前記両電源ラインを接離するスイッチ手段と、出力回路が非動作状態であって、且つ内部回路用の電源ラインに所定値を越える電流が流れるのと同時的に両電源ラインを接続させるべく前記スイッチ手段を動作させる手段とを備えることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/401
, G11C 11/413
G11C 11/34 371 K
, G11C 11/34 335 A
, G11C 11/34 341 Z
