特許
J-GLOBAL ID：200903093263741165
半導体記憶装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-263133
公開番号（公開出願番号）：特開平6-085198
出願日： 1992年09月04日
公開日（公表日）： 1994年03月25日
要約：
【要約】【目的】 平坦化用の層間絶縁膜の平坦化形状を損ねない様にして、ビット線の加工余裕を大きくし、半導体記憶装置を高い歩留りで製造する。【構成】 リフローさせたBPSG膜41と薄いTEOS膜42とのうちで周辺回路領域22の部分のみを、レジスト43をマスクにしてウエットエッチングした後、厚いTEOS膜を堆積させ、この厚いTEOS膜上でビット線を加工する。TEOS膜42はBPSG膜41よりもレジスト43との密着性が良く且つ薄いので、メモリセル領域21と周辺回路領域22との境界部を良好なテーパ形状にできる。また、BPSG膜41とビット線上に形成するBPSG膜との緩衝膜として、薄いTEOS膜42と厚いTEOS膜との全体が機能する。更に、TEOS膜は段差被覆性が良いので、BPSG膜41の平坦化形状を損ねない。
請求項（抜粋）：
メモリセル領域と周辺回路領域とを有しており、トランジスタとキャパシタとでメモリセルが構成されている半導体記憶装置の製造方法において、前記キャパシタを形成した後に、平坦化用の第1の層間絶縁膜を全面に形成する工程と、前記第1の層間絶縁膜よりもマスク層との密着性が良い第2の層間絶縁膜を前記第1の層間絶縁膜上に相対的に薄く形成する工程と、前記メモリセル領域のみを覆う前記マスク層を前記第2の層間絶縁膜上に形成する工程と、前記マスク層をマスクにしたウエットエッチングで、前記周辺回路領域における前記第2及び第1の層間絶縁膜を除去する工程と、前記ウエットエッチングの後に、前記第2の層間絶縁膜よりも段差被覆性が良い第3の層間絶縁膜を全面に相対的に厚く形成する工程と、前記第3の層間絶縁膜上にビット線を形成する工程とを有する半導体記憶装置の製造方法。
FI (2件)：
H01L 27/10 325 P
, H01L 27/10 325 R
