特許

J-GLOBAL ID：200903093293835687

半導体メモリ

発明者： 大沢 隆
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-049699
公開番号（公開出願番号）：特開平6-267293
出願日： 1993年03月10日
公開日（公表日）： 1994年09月22日
要約：

【要約】【目的】半導体メモリの電圧ストレステストに際して、ワード線のみならず、カラム選択線もデューティー比を高め、周辺回路を動作させながら、ワード線とカラム選択線とのデューティー比をできるだけ高め、周辺回路と同様な条件(電界と時間)で同時にスクリーニングする。【構成】メモリセルアレイ1およびその周辺回路を備えたメモリ回路10と、メモリセルアレイのワード線WLを選択するために設けられ、電圧ストレステストモード時には通常動作モード時に選択する本数よりも多くのワード線を選択する第1の回路と、メモリセルアレイのカラムを選択するためのカラム選択線CSLを選択するために設けられ、電圧ストレステストモード時には通常動作モード時に選択する本数よりも多くのカラム選択線を選択する第2の回路とを具備することを特徴とする。

請求項（抜粋）：

メモリセルアレイおよびその周辺回路を備えたメモリ回路と、前記メモリセルアレイのワード線を選択するために設けられ、電圧ストレステストモード時には通常動作モード時に選択する本数よりも多くのワード線を選択する第1の手段と、前記メモリセルアレイのカラムを選択するためのカラム選択線を選択するために設けられ、電圧ストレステストモード時には通常動作モード時に選択する本数よりも多くのカラム選択線を選択する第2の手段とを具備することを特徴とする半導体メモリ。

引用特許：

審査官引用 (3件)

• 特開昭63-311693
  
• 特開平4-230046
  
• 特開昭62-198147