特許
J-GLOBAL ID：200903093316452675
半導体基板および半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-010653
公開番号（公開出願番号）：特開平10-209015
出願日： 1997年01月23日
公開日（公表日）： 1998年08月07日
要約：
【要約】【課題】アライメントマーク形成領域の占有面積を低減する。【解決手段】層間絶縁膜17にコンタクトアライメントマーク18Aを設け、配線アライメントマーク19Aをゲートアライメントマーク15A上方にやや大きく形成する。同時に遮蔽膜19Sで下方の全ての他のアライメントマークを遮蔽する。このように不透明膜でなるアライメントマーク及び遮蔽膜で下方のアライメントマークを全て遮蔽することにより、順次に積み重ねて形成する。
請求項（抜粋）：
スクライブ領域上に形成された第1のアライメントマーク、前記第1のアライメントマーク上に設けられた第1の層間絶縁膜及び前記第1の層間絶縁膜を選択的に被覆して前記第1のアライメントマーク上方に設けられた不透明膜でなる第2のアライメントマークを有し、前記第1のアライメントマークが第2のアライメントマークで遮蔽されていることを特徴とする半導体基板。
IPC (2件)：
FI (2件)：
H01L 21/30 502 M
, G03F 9/00 H
