特許
J-GLOBAL ID：200903093351730378
設計支援装置
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-075484
公開番号（公開出願番号）：特開平8-272847
出願日： 1995年03月31日
公開日（公表日）： 1996年10月18日
要約：
【要約】【目的】 設計変更の繰り返しが少ないトップダウンな設計方法により、大規模・高性能なLSIを短期で設計することを支援する。【構成】 ハードウエア記述言語に示された各演算の正規構造を解析する構造解析部101と、構造解析部101にて解析された正規構造が、論理最適化を行う際に前記正規構造が変化する場合に変化を解析し、演算全体にその変化を伝搬させる正規構造変化解析部102と、正規構造の面積と遅延時間の値を格納する正規構造ライブラリ104と、前記正規構造変化解析部102にて解析された演算の正規構造、及び前記正規構造ライブラリ中に格納されている正規構造の面積と遅延時間の値に基づき、前記ハードウエア記述言語の面積と遅延時間の評価を行い、この評価結果105を出力する面積・遅延評価部103とを備えてある。
請求項（抜粋）：
レジスタ間の転送の関係を示すレジスタ転送レベルのハードウエア記述言語を用いて論理回路の評価を行う設計支援装置において、前記ハードウエア記述言語が示す設計対象の論理回路を正規構造化することで前記論理回路の面積と遅延時間を見積ることを特徴とする設計支援装置。
FI (3件)：
G06F 15/60 666 S
, G06F 15/60 654 A
, G06F 15/60 668 A
