特許

J-GLOBAL ID：200903093352109006

制御回路

発明者： エルッキ ミエティネン
出願人/特許権者： エービービー インダストリー オサケ ユキチュア
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-320455
公開番号（公開出願番号）：特開2000-152606
出願日： 1999年11月11日
公開日（公表日）： 2000年05月30日
要約：

【要約】【課題】 電力用半導体を制御する制御回路を提供する。【解決手段】 本制御回路は、制御入力Ctrl、補助電圧入力UA+、UA-および出力UAOを含むゲート駆動回路A1、それぞれが制御電極G、主電極S、Dを含む第1および第2の半導体スイッチS1、S2、第1および第2の抵抗R1、R2、第1および第2のツェナーダイオードZ1、Z2を含む。第1(第2)の半導体スイッチの第1の主電極は制御回路の正の入力端子Udc+(負の入力端子Udc-)に、第2の主電極は制御回路の出力Outputを形成する。第1(第2)のツェナーダイオードの陽極(陰極)は制御回路の出力に接続し、陰極(陽極)は、制御回路の正の入力端子Udc+(負の入力端子Udc-)に接続される。

請求項（抜粋）：

電力用半導体を制御する制御回路であって、制御入力(Ctrl)、補助電圧入力(UA+、UA-)および出力(UAO)を備えたゲート駆動回路(A1)を含む制御回路において、制御電極(G)および主電極(S、D)を含む第1の半導体スイッチ(S1)であって、第1の主電極(S)は前記制御回路の正の入力端子(Udc+)を形成し、第2の主電極(D)は前記制御回路の出力(Output)を形成する第1の半導体スイッチ(S1)と、制御電極(G)および主電極(S、D)を含む第2の半導体スイッチ(S2)であって、第1の主電極(S)は前記制御回路の負の入力端子(Udc-)を形成し、第2の主電極(D)は前記制御回路の出力(Output)を形成する第2の半導体スイッチ(S2)と、第1の端子が前記ゲート駆動回路(A1)の正の補助電圧入力(UA+)に接続され、第2の端子が前記制御回路の正の入力端子(Udc+)に接続されている第1の抵抗(R1)であって、前記正の補助電圧入力(UA+)は、前記第1の半導体スイッチ(S1)を制御するように構成されている第1の抵抗(R1)と、第1の端子が前記ゲート駆動回路(A1)の負の補助電圧入力(UA-)に接続され、第2の端子が前記制御回路の負の入力端子(Udc-)に接続されている第2の抵抗(R2)であって、前記負の補助電圧入力(UA-)は、前記第2の半導体スイッチを制御するように構成されている第2の抵抗(R2)と、前記ゲート駆動回路(A1)の前記出力(UAO)に陽極が接続され、前記制御回路の前記正の入力端子(Udc+)に陰極が接続されている第1のツェナーダイオード(Z1)と、前記ゲート駆動回路(A1)の前記出力(UAO)に陰極が接続され、前記制御回路の前記負の入力端子(Udc-)に陽極が接続されている第2のツェナーダイオード(Z2)とをさらに含むことを特徴とする制御回路。