特許

J-GLOBAL ID：200903093352505890

半導体素子の製造方法

発明者： 大久保 安教 ,  中村 元昭
出願人/特許権者： ソニー株式会社
代理人 (1件)： 志賀 富士弥 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-144045
公開番号（公開出願番号）：特開2002-343972
出願日： 2001年05月15日
公開日（公表日）： 2002年11月29日
要約：

【要約】【課題】 下部ゲート電極形成に起因する段差を高精度・高効率で平坦化する。【解決手段】 ストッパー膜3の凹部2を埋めるようにSiO2膜10を堆積し(S10)、そのSiO2膜10におけるゲート電極形成部分のみに凹部12を形成した後(S11)、前記凹部12を埋めるようにポリシリコン層4を堆積し(S12)、マスク13(S13)を介してポリシリコン層4をエッチングして(S14)、SiO2膜10と同じ厚に平坦化研磨してゲート電極14を形成する(S15)。次に、前記ゲート電極14を覆うSiO2膜15を堆積し、そのSiO2膜15側から水素イオン注入して半導体基板1にイオン注入層16を形成した後(S16)、前記SiO2膜15の表面にベース基板8を重ね合わせ(S17)熱処理して半導体基板1を剥離し(S18)、残存した半導体基板1のみを選択研磨する(S19)。

請求項（抜粋）：

半導体基板上に対して酸化膜で覆われた下部ゲート電極をパターン形成した後、ベース基板を重ね合わせSOI層を形成して成る半導体素子の製造方法において、前記の酸化膜側からイオン注入を行い半導体基板に対して剥離層を形成する工程と、前記の酸化膜上にベース基板を重ね合わせる工程と、前記の剥離層にて半導体基板を剥離し、ベース基板側に残存した半導体基板を選択研磨して前記SOI層を形成する工程と、を有することを特徴とする半導体素子の製造方法。

IPC (4件)：

H01L 29/786 ,  H01L 21/02 ,  H01L 21/336 ,  H01L 27/12

FI (4件)：

H01L 21/02 B ,  H01L 27/12 B ,  H01L 29/78 617 N ,  H01L 29/78 627 D

Fターム (10件)：

5F110AA18 ,  5F110AA30 ,  5F110DD13 ,  5F110EE09 ,  5F110EE30 ,  5F110FF02 ,  5F110GG02 ,  5F110GG12 ,  5F110QQ16 ,  5F110QQ19