位相合わせ装置及び遅延制御回路

発明者：
出願人/特許権者：
代理人 (1件)：大菅義之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-146132
公開番号（公開出願番号）：特開平8-340251
出願日： 1995年06月13日
公開日（公表日）： 1996年12月24日
要約：

【要約】【目的】本発明の目的は、ロックタイムが短く、かつ系の安定性のよい位相合わせ装置を提供することである。【構成】遅延/ディジタル変換回路21は、内部クロック信号aの立ち上がりあら測定終了信号bの立ち上がりまでの時間(tcycle -tcd)をディジタルの遅延時間データD1としてディジタル/遅延変換回路23へ出力する。ディジタル/遅延変換回路23は、外部クロック信号eを遅延時間データD1分遅延させた出力信号bをクロック分配回路24へ出力する。クロック分配回路24から、は出力信号bをtcd遅延させた信号が内部クロック信号aとして回路各部に出力される。従って、ディジタル/遅延変換回路23とクロッツ分配回路24とによる全遅延はtcycle となる。

請求項（抜粋）：

入力信号の周期tcycle から該入力信号に対する第2の信号の遅延時間tcdを減じた値(tcycle -tcd)をディジタルの遅延時間データとして出力する第1の遅延/ディジタル変換回路と、入力信号に前記遅延時間データ分の遅延を施した信号を出力する第1のディジタル/遅延変換回路とを備えることを特徴とする位相合わせ装置。

IPC (3件)：

H03L 7/00 , H03K 5/13 , H03K 19/0175

FI (3件)：

H03L 7/00 D , H03K 5/13 , H03K 19/00 101 N

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