特許

J-GLOBAL ID：200903093370658629

半導体集積回路のレイアウト構造およびその検証方法

発明者： 岡 晶久
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 滝本 智之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-100926
公開番号（公開出願番号）：特開平9-289251
出願日： 1996年04月23日
公開日（公表日）： 1997年11月04日
要約：

【要約】【課題】 トランジスタのゲート長ばらつきを押さえ、スタンダードセルを用いてブロックの設計をおこなう際に考慮しなければならない最大伝搬遅延係数を小さくし、より高速で動作するLSIを提供する。【解決手段】 スタンダードセルのすべての活性なトランジスタP1,P2,P3,N1,N2,N3を形成するポリシリコンゲートPS1,PS2,PS3のゲート長を一定値L、間隔を一定値Sとするとともに、活性なトランジスタが隣接しないところでは、常にオフ状態となっているPチャネルダミートランジスタ1a,1bおよびNチャネルダミートランジスタ2a,2bまでのポリシリコンゲートの間隔も一定値Sとする。このようにポリシリコンゲートを一定間隔で配置することにより、プロセス露光時の回折光などの影響を同一にし、ポリシリコンゲート長ばらつきを押さえる。

請求項（抜粋）：

MOSFETゲートと拡散領域によってトランジスタを形成し、複数の活性なトランジスタのMOSFETゲート間隔を一定にするとともに、活性なトランジスタが隣接しないところでは、そのトランジスタが常にオフ状態となるMOSFETゲートをもつダミートランジスタを、上記複数の活性なトランジスタと同一のMOSFETゲート間隔となるよう配置することを特徴とするスタンダードセルを用いた半導体集積回路のレイアウト構造。