特許
J-GLOBAL ID：200903093381389743
メモリアクセス制御装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
宇井 正一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-133444
公開番号（公開出願番号）：特開平6-348581
出願日： 1993年06月03日
公開日（公表日）： 1994年12月22日
要約：
【要約】【目的】 CPUによるメモリアクセス時のウエイト数の制御を自動的に行えるようにし、最適なメモリアクセスのサイクルを簡単に実行できるようにする。【構成】 CPU1およびこのCPUによりアクセスされるメモリ2を具備するメモリアクセス制御装置において、ウエイト数が書き込まれたレジスタ12、レジスタに書き込まれたウエイト数に対応してタイミング信号を生成するタイミング生成手段16、メモリのメモリアクセス時の動作エラーをチェックする手段17、およびチェック手段のチェック結果によりレジスタに書き込まれたウエイト数を変更する手段11を設ける。これにより、メモリアクセス時に動作エラーが生じるウエイト数と動作エラーが生じないウエイト数が判別され、動作エラーが生じない範囲で最も早いウエイト数を自動的に設定することができる。
請求項（抜粋）：
CPU(1)およびこのCPU(1)によりアクセスされるメモリ(2)を具備するメモリアクセス制御装置において、ウエイト数を保持する保持手段(12)、この保持手段(12)に保持されているウエイト数に対応してCPU(1)のメモリアクセスのためのタイミング信号を生成するタイミング生成手段(16)、前記メモリ(2)のメモリアクセス時の動作エラーをチェックする手段(17,18)、およびこのチェック手段(17,18)のチェック結果により前記保持手段(12)に保持されているウエイト数を変更する手段(11)を具備したことを特徴とするメモリアクセス制御装置。
引用特許：
前のページに戻る
