特許
J-GLOBAL ID：200903093390999597
他の素子の処理の間のメモリセルの活性層の保護
発明者：
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出願人/特許権者：
代理人 (7件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
, 荒川 伸夫
公報種別：公表公報
出願番号（国際出願番号）：特願2007-541329
公開番号（公開出願番号）：特表2008-520105
出願日： 2005年11月10日
公開日（公表日）： 2008年06月12日
要約：
導電層(102)を設け、その導電層(102)を覆うように誘電体(100)を設け、その誘電体(100)を貫通する第1および第2の開口(104,106)を設け、第1および第2の開口(104,106)内にそれぞれ第1および第2の導電体(108,110)を設けかつ第1および第2の導電体(108,110)を導電層(102)に接触させ、その第1の導電体(108)を覆うようにメモリ構造(126)を設け、そのメモリ構造(126)を覆うように保護要素(134)を設け、その第2の導電体(110)上に処理を施すことによる電子構造の製造方法。
請求項（抜粋）：
基礎構造(124)を設けるステップと、
前記基礎構造(124)の一部を覆うようにメモリ構造(126)を設けるステップと、
前記メモリ構造(126)を覆うように保護要素(134)を設けるステップと、
前記保護要素の下ではない領域内の前記基礎構造(124)上に処理を施すステップとを備えた、電子構造の製造方法。
IPC (5件)：
H01L 27/10
, H01L 45/00
, H01L 49/00
, H01L 21/768
, H01L 21/320
H01L27/10 451
, H01L45/00 Z
, H01L49/00 Z
, H01L21/90 A
, H01L21/88 B
5F033HH08
, 5F033HH18
, 5F033HH33
, 5F033JJ11
, 5F033JJ21
, 5F033KK11
, 5F033MM08
, 5F033NN03
, 5F033PP16
, 5F033QQ14
, 5F033QQ37
, 5F033QQ94
, 5F033VV16
, 5F083FZ10
, 5F083JA36
, 5F083JA37
, 5F083JA39
, 5F083JA40
, 5F083MA06
, 5F083MA16
, 5F083PR22
, 5F083PR23
