特許
J-GLOBAL ID：200903093409566026
出力回路
発明者：
出願人/特許権者：
代理人 (1件)：
熊谷 雄太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-041018
公開番号（公開出願番号）：特開平5-243960
出願日： 1992年02月27日
公開日（公表日）： 1993年09月21日
要約：
【要約】【目的】 信号の受側集積回路より送り側集積回路の電源が低い場合の接続状態において、実装時の部品をなくし、かつ受側集積回路の電源を供給するという制約をなくす効果がある出力回路を提供する。【構成】 Nチャネル型MOSトランジスタ(以下NMOS)1とPチャネル型MOSトランジスタ(以下PMOS)5、NMOS3とPMOS7、及びNMOS2とPMOS6はトランスファゲートを構成しており、入力端子12とインバータ9によつて制御される。入力端子12がHIの時、電源21の電圧をVD21、基準電圧11の電圧をVREFとすると、(VD21-VREF)分の電荷が容量10にチャージされ、同時にNMOS4がオンとなり出力端子22はLOとなる。次に入力端子12がLOの時、PMOS8のソースの電圧は(2×VD21-VREF)となり、PMOSがオンとなるためこの電圧が出力端子22に出力される。よって電源より高いHIレベルを出力できる。
請求項（抜粋）：
第1のNチャネル型MOSトランジスタのドレインと第1のPチャネル型MOSトランジスタのドレインを共に電源に、各ソースを共に容量素子の第1の端子及び第4のPチャネル型MOSトランジスタのソースに接続し、第2のNチャネル型MOSトランジスタのドレインと第2のPチャネル型MOSトランジスタのドレインを共に電源に、各ソースを共に前記容量素子の第2の端子及び第3のNチャネル型MOSトランジスタのドレインと第3のPチャネル型MOSトランジスタのドレインに接続し、該第3のNチャネル型MOSトランジスタのソースと前記第3のPチャネル型MOSトランジスタのソースを共に基準電圧入力端子に接続し、前記第1のNチャネル型MOSトランジスタのゲートと前記第2のPチャネル型MOSトランジスタのゲートと前記第3のNチャネル型MOSトランジスタのゲートと前記インバータ論理素子の入力端子と前記第4のPチャネル型MOSトランジスタのゲートと第4のNチャネル型MOSトランジスタのゲートを全て入力端子に接続し、前記第1のPチャネル型MOSトランジスタのゲートと前記第2のNチャネル型MOSトランジスタのゲートと前記第3のPチャネル型MOSトランジスタのゲートを全て前記インバータ論理素子の出力に接続し、前記第4のNチャネル型MOSトランジスタのドレインと前記第4のPチャネル型MOSトランジスタのドレインを共に出力端子に接続し、前記第4のNチャネル型MOSトランジスタのソースを接地した回路構成を特徴とする出力回路。
IPC (2件)：
H03K 19/0175
, H03K 19/018
H03K 19/00 101 F
, H03K 19/092
