特許

J-GLOBAL ID：200903093487447548

半導体装置

発明者： 清水 貴幸
出願人/特許権者： 株式会社東芝
代理人 (1件)： 大胡 典夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-062071
公開番号（公開出願番号）：特開2002-270842
出願日： 2001年03月06日
公開日（公表日）： 2002年09月20日
要約：

【要約】【課題】 微細化して行った場合でも、負荷短絡耐量を大幅に増加させることができるようにした半導体装置を提供する。【解決手段】 半導体基板11のn-型エピタキシャル層13上に成層されたp型不純物層14と、p型不純物層14上部に相互間に所定の距離を設けて形成されたp+型不純物領域15と、p+型不純物領域15間のp型不純物層14に、該p型不純物層14に沿ってn-型エピタキシャル層13内に達する深さまで削設され、内側壁にシリコン酸化膜17を有すると共に内部がゲート材料のポリシリコン18により埋め込まれたトレンチ16と、トレンチ16の上縁部とp+型不純物領域15との間のp型不純物層14の上部に、該トレンチ16の延在方向に沿って等間隔に配列されたn+型不純物領域19とを備えている。

請求項（抜粋）：

半導体基板の第1導電型不純物層上に成層された第2導電型不純物層と、前記第2導電型不純物層上部に相互間に所定の距離を設けて形成された該第2導電型不純物層より高不純物濃度の第2導電型不純物領域と、前記第2導電型不純物領域間の前記第2導電型不純物層に、該第2導電型不純物層に沿って前記第1導電型不純物層内に達する深さまで削設され、内側壁にゲート絶縁膜を有すると共に内部がゲート材料により埋め込まれたトレンチと、前記トレンチの上縁部と前記第2導電型不純物領域との間の前記第2導電型不純物層の上部に、該トレンチの延在方向に沿って所定間隔を設けて形成された前記第1導電型不純物層より高不純物濃度の複数の第1導電型不純物領域とを具備していることを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 655 ,  H01L 29/78 653

FI (2件)：

H01L 29/78 655 G ,  H01L 29/78 653 A