特許
J-GLOBAL ID：200903093520320532
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
熊谷 雄太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-003946
公開番号（公開出願番号）：特開平6-140905
出願日： 1992年01月13日
公開日（公表日）： 1994年05月20日
要約：
【要約】【目的】 入力容量を減少することにより、高速化、低消費電力化を図る。【構成】 ソース電極がVDD電極、ゲート電極が第1の出力端子に接続されるMOSTr2aと、ソース電極がVDD電極、ゲート電極が第2の出力端子に接続されるMOSTr2bと、ゲート電極が第1の入力信号群1aに接続されソース電極及びドレイン電極が互いに直並列に接続された第1のMOSTr群3aと、ゲート電極が第2の入力信号群1bに接続され、ソース電極及びドレイン電極が互いに直並列に接続された第2のMOSTr群3bと、ソース電極がMOSTr群3a、ゲート電極がクロック信号、ドレイン電極が第1の出力端子に接続されるMOSTr4aと、ソース電極がMOSTr群3b、ゲート電極がクロック信号、ドレイン電極が第2の出力端子に接続されるMOSTr4b、より構成される。
請求項（抜粋）：
ソース電極が第1の基準電位、ゲート電極が第1の出力電位を出力する第1の出力端子、ドレイン電極が前記第1の出力電位と論理的に反対の第2の出力電位を出力する第2の出力端子に接続される第1の導電形の第1のMOSトランジスタと、ソース電極が前記第1の基準電位、ゲート電極が前記第2の出力端子、ドレイン電極が前記第1の出力電位に接続される前記第1の導電形の第2のMOSトランジスタと、ソース電極が前記第2の出力端子、ゲート電極が動作状態を制御するクロック信号に接続される第2の導電形の第3のMOSトランジスタと、ソース電極が前記第1の出力端子、ゲート電極が前記クロック信号に接続される前記第2の導電形の第4のMOSトランジスタと、前記第3のMOSトランジスタのドレイン電極と第2の基準電位との間に配置され、ゲート電極が少なくとも1個以上の第1の入力信号群に接続される前記第2の導電形の第5のMOSトランジスタを少なくとも1個以上複数個含み、前記第5のMOSトランジスタのソース電極またはドレイン電極が直並列接続されている第1のMOSトランジスタ群と、前記第4のMOSトランジスタのドレイン電極と前記第2の基準電位との間に配置され、ゲート電極が前記第1の入力信号群と論理的に反対の、少なくとも1個以上の第2の入力信号群に接続される前記第2の導電形の第6のMOSトランジスタを少なくとも1個以上複数個含み、前記第6のMOSトランジスタのソース電極またはドレイン電極が直並列接続されている第2のMOSトランジスタ群とを備えることを特徴とする半導体集積回路。
IPC (4件)：
H03K 19/017
, H03K 3/356
, H03K 19/0175
, H03K 19/096
