特許

J-GLOBAL ID：200903093594331803

強誘電体メモリ及びその製造方法

発明者： 山川 晃司
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平11-265393
公開番号（公開出願番号）：特開2001-094065
出願日： 1999年09月20日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】 強誘電体薄膜を半導体メモリセルに用いる強誘電体メモリ構造において一つのチップ上に異なる抗電圧をもつキャパシタを有し複数の電圧値でスイッチング電流を検出できることにより多値化されたメモリを提供する。【解決手段】 上部電極7及び下部電極4を有する強誘電体薄膜6を用い、抗電圧の異なるキャパシタ構造(6a、6b)を設けている。キャパシタにかかる電圧を変えることにより複数の反転電流を検出できる。このように一つのチップ上に異なる抗電圧を有するキャパシタを具備し、複数の電圧でスイッチング電流が検出可能であるのでメモリが多値化される。その結果、強誘電体メモリセルの実効密度が増加するので高密度メモリを実現させることができる。強誘電体薄膜の下にTi等の密着層5を形成してこの領域の強誘電体特性を他の領域の強誘電体特性とは異なるようにすることができる。

請求項（抜粋）：

半導体基板と、この半導体基板上に形成されたキャパシタとを具備し、前記キャパシタは、上部電極及び下部電極に挟まれた強誘電体薄膜を有し、前記強誘電体薄膜は、強誘電体特性の異なる複数の領域からなることを特徴とする強誘電体メモリ。

IPC (3件)：

H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 451 ,  H01L 27/10 651

Fターム (12件)：

5F083AD11 ,  5F083FR01 ,  5F083FR02 ,  5F083JA14 ,  5F083JA15 ,  5F083JA38 ,  5F083JA39 ,  5F083PR03 ,  5F083PR22 ,  5F083PR33 ,  5F083PR34 ,  5F083ZA21