特許

J-GLOBAL ID：200903093598796525

半導体集積回路

発明者： 中山 篤 ,  芳賀 亮
出願人/特許権者： 株式会社東芝
代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-346762
公開番号（公開出願番号）：特開2002-150800
出願日： 2000年11月14日
公開日（公表日）： 2002年05月24日
要約：

【要約】【課題】 不良原因候補の切り分けを可能にし、もって不良原因の特定を容易にした半導体集積回路を提供する。【解決手段】 不良原因の仕分けを容易にするために、メモリセルアレイ10に対して拡張セルアレイを構成するセルノード段電位設定回路121を設ける。セルノード段電位設定回路121は、拡張ワード線WLHLD<0>,<1>と、これにより制御されてビット線BLt,BLcをVSSに固定するためのNMOSトランジスタQN21,QN22により構成される。テストモード時、拡張ワード線WLHLD<0>,<1>を選択してセルノード、従ってビット線BLt,BLcをVSSに固定したデータ読み出しを行うことにより、期待値データと実際のデータとの比較から、不良原因箇所を絞ることができる。

請求項（抜粋）：

メモリセルからデータ入出力端子までの間に読み出し/書き込みデータを順次転送する複数のデータ転送段を有し且つ、通常動作モードとテストモードとを有する半導体集積回路において、前記複数のデータ転送段のうち少なくとも一つに、テストモード時に所定電位を出力するテスト用電位設定回路が設けられていることを特徴とする半導体集積回路。

IPC (7件)：

G11C 29/00 675 ,  G11C 29/00 603 ,  G11C 29/00 671 ,  G01R 31/3185 ,  G01R 31/28 ,  G06F 12/16 330 ,  G11C 11/401

FI (8件)：

G11C 29/00 675 L ,  G11C 29/00 603 Z ,  G11C 29/00 671 Z ,  G06F 12/16 330 A ,  G01R 31/28 W ,  G01R 31/28 B ,  G11C 11/34 371 A ,  G11C 11/34 371 D

Fターム (29件)：

2G032AA03 ,  2G032AA07 ,  2G032AB20 ,  2G032AC03 ,  2G032AD05 ,  2G032AG02 ,  2G032AH04 ,  2G032AK14 ,  5B018GA03 ,  5B018HA21 ,  5B018JA12 ,  5B018MA40 ,  5B018QA13 ,  5B024AA15 ,  5B024BA05 ,  5B024BA13 ,  5B024BA15 ,  5B024BA18 ,  5B024BA29 ,  5B024CA07 ,  5B024CA17 ,  5B024CA27 ,  5B024EA04 ,  5L106AA01 ,  5L106CC17 ,  5L106DD12 ,  5L106EE03 ,  5L106GG05 ,  5L106GG07