特許
J-GLOBAL ID：200903093618354524
クロック信号発生回路及び半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-308769
公開番号（公開出願番号）：特開平8-167890
出願日： 1994年12月13日
公開日（公表日）： 1996年06月25日
要約：
【要約】【目的】 バーンイン試験等の低速動作時において、通常の高速動作と同じ動作をDLL回路に行わせることにより、DLL回路の試験を可能とするクロック信号発生回路を提供することである。【構成】 基準クロック信号と該基準クロック信号に対して位相が異なるテストクロック信号とのいずれか一方を選択して出力するセレクタと、前記基準クロック信号とクロック供給対象回路を経由したクロック信号との位相差がなくなるように前記セレクタの出力信号に遅延を与え、該クロック供給対象回路へ供給する前記クロック信号を生成するディレイライン式位相同期回路とを備えた。
請求項（抜粋）：
基準クロック信号と該基準クロック信号に対して位相が異なるテストクロック信号とのいずれか一方を選択して出力するセレクタと、前記基準クロック信号とクロック供給対象回路を経由したクロック信号との位相差がなくなるように前記セレクタの出力信号に遅延を与え、該クロック供給対象回路へ供給する前記クロック信号を生成するディレイライン式位相同期回路とを備えたことを特徴とするクロック信号発生回路。
IPC (5件)：
H04L 7/02
, G06F 1/10
, G06F 1/12
, H03L 7/081
, H04L 7/033
H04L 7/02 Z
, G06F 1/04 330 A
, G06F 1/04 340 A
, H03L 7/08 J
, H04L 7/02 B
