特許

J-GLOBAL ID：200903093643314200

半導体集積回路装置とそのレイアウト方法

発明者： 原山 政弘
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 野田 茂
公報種別：公開公報
出願番号（国際出願番号）：特願平11-023830
公開番号（公開出願番号）：特開2000-223678
出願日： 1999年02月01日
公開日（公表日）： 2000年08月11日
要約：

【要約】【課題】 マクロセルの配置位置の自由度を増し、ゲートアレイ及びセルベースICの設計を容易化する。【解決手段】 基本セル10Aを従来の長方形に対して正方形とする。各基本セル10Aは、NPNトランジスタ12及び抵抗素子11を1組みとして4組みを設け、基本セル10Aの中心点13に対し、90°毎に回転して各組みの素子を配置する。各基本セル10Aは、お互いに隣接し、隙間なくアレイされる。基本セル10Aを半導体チップの高速マクロ領域101にアレイしてマクロセル105及び106を構成し、この高速マクロ領域101とI/O領域103、104の入力バッファとの間を配線107で接続する。これにより、マクロセル105及び106の基本セル10AをI/O領域103及び104に対し、90°毎に回転して配置できる。

請求項（抜粋）：

半導体基板上に基本セルを複数個配列して集積してなる半導体チップに、必要に応じた配線パターンを施して所望の回路動作を実現する半導体集積回路装置において、前記基本セルを構成する各素子を、当該基本セルの半導体基板面上の中心点に対して回転対称となるように配置したことを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 27/118 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 21/82 M ,  H01L 27/04 A

Fターム (15件)：

5F038CA02 ,  5F038CA04 ,  5F038CA05 ,  5F038CA06 ,  5F038CD09 ,  5F038EZ20 ,  5F064AA03 ,  5F064CC09 ,  5F064CC22 ,  5F064DD10 ,  5F064DD12 ,  5F064DD14 ,  5F064DD15 ,  5F064EE08 ,  5F064EE47

引用特許：

審査官引用 (1件)

• 特開昭54-121079