半導体装置

発明者： ,
出願人/特許権者：
代理人 (1件)：山田稔
公報種別：公開公報
出願番号（国際出願番号）：特願2002-001282
公開番号（公開出願番号）：特開2003-204065
出願日： 2002年01月08日
公開日（公表日）： 2003年07月18日
要約：

【要約】【課題】第1の並列pn構造であるドリフト部の周りにも耐圧構造部として第2の並列pn構造を有する半導体装置において、耐圧構造部での表面電界を緩和することにより、高耐圧化及び大電流化を一層図り得る半導体装置の提供。【解決手段】縦形MOSFETのドレイン・ドリフト部22は、基板の厚み方向に配向する層状縦形の第1のn型領域22aと基板の厚み方向に配向する層状縦形の第1のp型領域22bとを繰り返しピッチP1で基板の沿面方向へ交互に繰り返して接合して成る第1の並列pn構造である。ドレイン・ドリフト部22の周りは並列pn構造から成る耐圧構造部となっている。この耐圧構造部は、ドレイン・ドリフト部22の第1の並列pn構造に隣接して繰り返しピッチ及び不純物濃度が同じである内周構造部30と、この内周構造部30に隣接した第2の並列pn構造である外周構造部40とを有する。

請求項（抜粋）：

基板の第1主面側に形成されて成る素子活性部に導電接続する第1の電極層と、前記基板の第2主面側に形成されて成る第1導電型の低抵抗層に導電接続する第2の電極層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れると共にオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する耐圧構造部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第1の縦形第1導電型領域と前記基板の厚み方向に配向する第1の縦形第2導電型領域とを交互に繰り返して接合して成る第1の並列pn構造であると共に、前記耐圧構造部は前記基板の厚み方向に配向する第2の縦形第1導電型領域と前記基板の厚み方向に配向する第2の縦形第2導電型領域とを交互に繰り返して接合して成る第2の並列pn構造を有し、前記第2の並列pn構造の不純物濃度が前記第1の並列pn構造の不純物濃度よりも低くなっている半導体装置において、前記耐圧構造部は、前記ドリフト部に隣接して繰り返しピッチが当該ドリフト部から引き続き1ピッチ以上外側へ延長された前記第1の並列pn構造の一部分である内周構造部と、この内周構造部に隣接した前記第2の並列pn構造である外周構造部とを有することを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 652 , H01L 29/78

FI (4件)：

H01L 29/78 652 N , H01L 29/78 652 H , H01L 29/78 652 P , H01L 29/78 652 S

引用特許：

審査官引用 (1件)

バンドの構造
公報種別：公開公報出願番号：特願平5-187551 出願人：カシオ計算機株式会社

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