特許

J-GLOBAL ID：200903093662702858

論理積回路

発明者： 中泉 一雄
出願人/特許権者： 安藤電気株式会社
代理人 (1件)： 志賀 正武 (外8名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-218204
公開番号（公開出願番号）：特開2001-077308
出願日： 1999年07月30日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】 どの入力端子の入力レベルを変化させた場合であっても、出力レベル変化時間が大きく異なってしまうことがない論理積回路を提供する。【解決手段】 行列状に配置された複数のトランジスタQN1〜QNCと、これらのトランジスタのうちのいずれかの入力に接続された複数の入力端子INA〜INDと、一つの出力端子OUTとを有し、前記複数のトランジスタのうち、同一の列に配置されたトランジスタは、縦列接続されてトランジスタ列TA1〜TA3を形成し、これらの各トランジスタ列は、前記出力端子と接地点との間に並列に接続され、前記各入力端子は、全ての列のトランジスタの入力と接続される論理積回路において、前記各入力端子が接続された複数のトランジスタは、互いに異なる行に配置されたトランジスタを含むように構成した。

請求項（抜粋）：

行列状に配置された複数のトランジスタと、これらのトランジスタのうちのいずれかの入力に接続された複数の入力端子と、一つの出力端子とを有し、前記複数のトランジスタのうち、同一の列に配置されたトランジスタは、縦列接続されてトランジスタ列を形成し、これらの各トランジスタ列は、前記出力端子と接地点との間に並列に接続され、前記各入力端子は、全ての列のトランジスタの入力と接続される論理積回路において、前記各入力端子が接続された複数のトランジスタは、互いに異なる行に配置されたトランジスタを含むことを特徴とする論理積回路。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  H03K 19/0948 ,  H03K 19/20

FI (3件)：

H01L 27/04 A ,  H03K 19/20 ,  H03K 19/094 B

Fターム (27件)：

5F038BH06 ,  5F038BH07 ,  5F038BH12 ,  5F038CA02 ,  5F038CD02 ,  5F038DF01 ,  5F038DF14 ,  5F038EZ20 ,  5J042AA10 ,  5J042BA19 ,  5J042CA06 ,  5J042CA08 ,  5J042CA10 ,  5J042CA22 ,  5J042DA03 ,  5J056AA03 ,  5J056BB02 ,  5J056CC00 ,  5J056DD13 ,  5J056DD29 ,  5J056DD35 ,  5J056DD40 ,  5J056EE12 ,  5J056FF10 ,  5J056GG14 ,  5J056KK01 ,  5J056KK02