特許
J-GLOBAL ID：200903093665393678
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
田中 常雄
公報種別：公開公報
出願番号（国際出願番号）：特願平10-316041
公開番号（公開出願番号）：特開2000-152607
出願日： 1998年11月06日
公開日（公表日）： 2000年05月30日
要約：
【要約】【課題】 電源電圧値を必要最低限の電圧値に自動設定することを可能にする。【解決手段】 半導体集積回路10は、信号処理ブロック12の他に、基本クロックを発生するインバータ14、m段のゲートを直列接続した遅延回路16、遅延回路16の出力を基本クロックでラッチするラッチ回路18、ラッチ回路18の出力を積分する積分回路20を具備する。mは、信号処理ブロック12の最大ゲート数よりも少し大きめになっている。DC-DCコンバータ32の出力電圧を徐々に下げ、積分回路20の出力が’0’から’1’に変化する点を見つけ、その点でのD/A変換器44への制御電圧をEEPROM42に書き込む。次回以降では、EEPROM42に記憶される制御電圧値をD/A変換器44に印加する。
請求項（抜粋）：
信号処理ブロックと、基本クロックを発生する基本クロック発生手段と、m段のゲート素子からなり、入力電源電圧によって動作して、当該基本クロックを遅延する遅延回路と、当該遅延回路の出力を当該基本クロックによりラッチするラッチ回路とを具備することを特徴とする半導体集積回路。
Fターム (18件)：
5H730AA14
, 5H730AA20
, 5H730AS01
, 5H730BB13
, 5H730BB57
, 5H730DD02
, 5H730DD27
, 5H730DD32
, 5H730EE08
, 5H730EE10
, 5H730FD01
, 5H730FF09
, 5H730FG05
, 5H730FG18
, 5H730FG25
, 5H730FV05
, 5H730FV09
, 5H730XC07
